40gb%2fs半速率时钟数据恢复电路设计

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1、Designof40Gb／sHalf-RateClockandDataRecoVeryCircuitAThesisSubmittedtoSoutheastUniVersi够FortheAcademicDegreeofMasterofEngineeringBYHuangQiangSupervisedbyProfFengJunInstituteofRF．&OE．ICsSchoolofInf．omationScienceandEngineeringSoutheastUniVers时M2urch2014～燮鲤～东南大学学位论文独创性声明本人声明所

2、呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研宄奴果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得东南大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均己在论文中作了明确的说明并表示了谢意。研究生签名：_妞东南大学学位论文使用授权声明东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的复印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内容和纸质论文的内容相一致。除在保密期内的保密论文外

3、，允许论文被查阅和借阅，可以公布(包括刊登)论文的全部或部分内容。论文的公布(包括刊登)授权东南大学研究生院办理。研究生签名：址导师签名：-—叶一‘’研究生签名：叁垫导师签名：卑日期：哑摘要随着通信技术的飞速发展，传统的并行通信技术己无法满足越来越高的信息传输速率。串行通信SerDes技术传输速率高、抗干扰能力强、成本低廉，正成为如今高速电路接口的主流技术。SerDes传输系统由发射机、传输媒介和接收机三个部分组成。时钟数据恢复电路(CDR)是接收机中的一个重要电路，其主要功能是从接收到的高速数据信号中恢复出同步时钟，并利用该时钟对接收到

4、的信号进行重定时，从而完成数据恢复的功能。本文采用TSMC65衄LPCMOS工艺，设计了40Gb／S半速率时钟数据恢复电路，其主要由半速率B柚哥Bang型鉴相器、电压电流转化器、环路滤波器、20GHz正交LC压控振荡器、缓冲电路等构成。其中，半速率B锄哥Bang型鉴相器采用三点采样的结构，并且利用锁存器对采样数据进行对齐，提高鉴相器的性能。将半速率B锄争Bang型鉴相器和电压电流转化器设计在一起，用电流传递代替电压传递来提高电路的工作速率。本文对20GHz时的电感和可变电容进行仿真，发现在20GHz时，可变电容的Q值比电感的Q值小的多，并

5、且与其电容值和版图结构有关。本文针对该结果对谐振电路进行优化，完成了20GHz正交LC压控振荡器的设计。正交LC压控振荡器到半速率B锄分BaIlg型鉴相器间的缓冲采用并联电感峰化技术来提高正交时钟信号的摆幅。B锄争B强g型时钟数据恢复电路与线性时钟数据恢复电路相比，工作速率更高，但是由于其非线性，环路参数的设计不能依据传统的锁相环线性理论。本次设计利用MatlabSimulilll【仿真工具对环路进行仿真，确定了环路参数。正交LC压控振荡器是时钟数据恢复电路中的一个重要电路模块，其性能对时钟数据恢复电路影响很大。本次设计的20GHz正交L

6、C压控振荡器已单独流片，芯片面积为0．365×0．490IIlIn2，核心电路功耗约为12mw，在lMHz频偏处的相噪小于．103．6dBc／Hz。整个时钟数据恢复电路的芯片面积为：0．870×O．800mm2，后仿真表明其可以正确恢复出时钟并完成数据的l：2分接，其中时钟抖动为0．017uI，分接出来的两路数据抖动为0．05lUI和O．096UI，符合系统指标。关键字：SerDes；时钟数据恢复电路；半速率；正交LC压控振荡器；B柚哥B锄g型鉴相器Abs仃actAbstract晰廿ltlle印iddeVelopmentofmecoI姗吼

7、icationtecllllolo酗me仃aditio砌pamllelcommuIlicationtecllIlologycannolongersatis矽merequirementofmemuchlligherspeed．SefDescommuIlicationtechnologyisnowbeco而ngt11epopul盯tecllIlologyiIlmellighspeedcommullicationforitShi曲speed，s仃ong枷-interf-erenceabilit)，andlowcoSt．Ser【)escomm眦i

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