计算机组成原理第8章习题指导

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1、计算机组成原理第8章习题第8章CPU的结构和功能例8.1假设指令流水线分取指（IF）、译码（ID）、执行（EX）、回写（WR）四个过程段，共有10条指令连续输入此流水线。（1）画出指令周期流程。（2）画出非流水线时空图。（3）画出流水线时空图。（4）假设时钟周期为100ns，求流水线的实际吞吐率。（5）求该流水处理器的加速比。解:（1）根据指令周期包括IF、ID、EX、WR四个子过程，图8.1（a）为指令周期流程图。（2）非流水线时空图如图8.1（b）所示。假设一个时间单位为一个时钟周期，则每隔4个时钟周期才有一个输出结果。（3）流水线时空图如图8.1（c）所示。由图可见，第一条指令出结

2、果需要4个时钟周期。当流水线满载时，以后每一个时钟周期可以出一个结果，即执行完一条指令。入IFIDEXWR(a)指令周期流程空间SI1I2WREXIDIF12345678时间T(b)非流水线时空图空间SI1I2I3I4I5I6I7I8I9I10WREXIDIF12345678910111213时间T(c)标准流水线时空图图8.1例8.1答图（4）由图8.1（c）所示的10条指令进入流水线的时空图可见，在13个时钟周期结束时，CPU1计算机组成原理第8章习题执行完10条指令，故实际吞吐率为：710/(100ns×13)≈0.77×10条指令/秒（5）在流水处理器中，当任务饱满时，指令不断输

3、入流水线，不论是几级流水线，每隔一个时钟周期都输出一个结果。对于本题四级流水线而言，处理10条指令所需的时钟周期数为T4=4+（10−1）=13。而非流水线处理10条指令需4×10=40个时钟周期。故该流水处理器的加速比为40÷13≈3.08例8.2设某机有四个中断源1、2、3、4，其硬件排队优先次序按1→2→3→4降序排列，各中断源的服务程序中所对应的屏蔽字如表8.1所示。表8.1例8.2各中断源对应的屏蔽字中断源屏蔽字123411101201003111140101（1）给出上述四个中断源的中断处理次序。（2）若四个中断源同时有中断请求，画出CPU执行程序的轨迹。解:（1）根据表8.

4、1，四个中断源的处理次序是3→1→4→2。（2）当四个中断源同时有中断请求时，由于硬件排队的优先次序是1→2→3→4，故CPU先响应1的请求，执行1的服务程序。由于在该服务程序中设置了屏蔽字1101，故开中断指令后转去执行3服务程序，且3服务程序执行结束后又回到1服务程序。1服务程序结束后，CPU还有2、4两个中断源请求未响应。由于2的响应优先级高于4，故CPU先响应2的请求，执行2服务程序。在2服务程序中由于设置了屏蔽字0100，意味着1、3、4可中断2服务程序。而1，3的请求已处理结束，因此在开中断指令之后转去执行4服务程序，4服务程序执行结束后又回到2服务程序的断点处，继续执行2服

5、务程序，直至该程序执行结束。图8.2示意了CPU执行程序的轨迹。服务程序程序1程序2程序3程序4t1、2、3、4同时请求中断图8.2例8.2CPU执行程序的轨迹例8.3假设主机框图如图8.3所示，各部分之间的连线表示数据通路，箭头表示信息传送方向。（1）标明图中X、Y、Z、W四个寄存器的名称。（2）简述取指令的数据通路。（3）简述取数指令和存数指令执行阶段的数据通路。2计算机组成原理第8章习题主存储器MCPUXYACZALUW+1+1状态寄存器CU图8.3例8.3主机框图解：（1）图中X为存储器数据寄存器MDR，Y为存储器地址寄存器MAR，Z为指令寄存器IR，W为程序计数器PC。（2）取

6、指令的数据通路是：W→Y→M→X→Z。（3）取数指令是将指令地址码字段指出的存储单元的内容读到AC中。由于图中X（MDR）与AC无直接通路，要经过ALU实现数据传送，故执行阶段的数据通路是：X（或Z）→Y→M→X→ALU→AC。存数指令是将AC的内容存入指令地址码字段指出的存储单元中，其执行阶段的数据通路是先置地址X（或Z）→Y→M，然后AC→X→M。例8.4设CPU内有下列部件：PC、IR、SP、AC、MAR、MDR和CU，要求：（1）写出完成间接寻址的取数指令LDA@X（将主存某单元的内容取至AC中）的信息流。（2）画出中断周期的信息流，并简要说明。解：（1）完成间接寻址的取数指令包

7、括取指、间址和执行三个阶段。取指阶段的信息流PC→MAR→地址线CU发出读存储器命令M→数据线→MDR→IR至此指令读至IROP(IR)→CU指令操作码送CU分析(PC)+1→PC形成下一条指令地址间址阶段的信息流MDR（或IR）的地址码字段→MAR→地址线CU发出读存储器命令3计算机组成原理第8章习题M→数据线→MDR至此有效地址读至MDR执行阶段的信息流MDR→MAR→地址线CU发出读存储器命令M→数据线→MDR→AC至此数据读