eda实验项目三、四

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1、实验三一般计数器的VHDL设计(1)实验目的：学习一般计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。(2)实验内容1：用VHDL设计含异步清0和同步时钟使能的十进制加法计数器。提示：参考例3-21。要求：在QuartusII上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。引脚锁定以及硬件下载测试。选择目标器件EP1C3,建议选实验电路模式5(实验电路结构图NO.5如图1所示)。(3)实验内容2：设计含异步清0和同步时钟使能的十进制加减可控计数器。提示：在例3-21的基础上进行修改。要求：在QuartusII±进行编辑、编译、综合、适配、仿真，给出其

2、所有信号的时序仿真波形。(4)实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。图1实验电路结构图NO.5实验四计数、译码显示电路的VHDL设计(1)实验目的：学习七段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。(2)实验原理：通常的中规模专用IC,如74或4000系列的七段数码显示译码器只能作BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。⑶实验内容1：用VHDL语言设计七段数码显示译码器，实

3、现16进制数的译码显示。提示：参考例4-6o例中输出信号LED7S的7位分别接如图4-89所示数码管的7个段，高位在左，低位在右。例如当LED7S输出为“110110广时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。要求：首先在QuartusII上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。然后进行引脚锁定及硬件测试。建议选GW48系统的实验电路模式6(实验电路结构图N0.6如图2所示)，用数码管8显示译码输出(PIO46-PIO40),键8、键7、键6和键5四位控制输入，硬件验证译码

4、器的工作性能。⑷实验内容2：用VHDL语言描述图1所示计数、译码显示电路。提示：图1中的CNT4B是一个4位二进制加法计数器，可由例3・21修改获得；模块DECL7S即为七段数码显示译码器的实体元件。要求：在QuartusII上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。然后进行引脚锁定及硬件测试。建议选GW48系统的实验电路模式6,用数码管8显示译码输出(PIO46-PIO40),用键3作为时钟输入(每按2次键为1个时钟脉冲)，或直接接吋钟信号clockOoclockOrstOenaOcoutO图1计数器和译码器连接电路的顶层文件原理图(1)实验报告：根据

5、以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和实验过程；设计程序、程序分析报告、仿真波形图及其分析报告。PIO22-PIO16PIO30-PIO24PIO38-PIO32QD8QD7QD6QD5QD4QD3不不不不不不32a5r'扬声器/LPIO46-PIO40FPGA/CPLCPI016PI017PI018PI019^1013^1012/PI011^PIOIO^012QD16QD15QD14QD13QPI09PIO20PI021PIO22PIO23PIO13-PIO8PIO7-PIO4PIO3-PIO0rrHEXHEX键8键6键5键3键2键1图2买

6、验电路结构图N0.6实验电路结构图N0.6