欢迎来到天天文库
浏览记录
ID:33037606
大小:147.51 KB
页数:4页
时间:2019-02-19
《实验五正弦波信号发生器的设计》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库。
1、实验五正弦波信号发生器的设计一、设计目的:进一步熟悉QuartusIT及英LPMROM与FPGA硬件资源的使用方法,培养动手能力以及合作能力。二、设计原理:正弦信号发生器的结构由4个部分组成:计数器或地址发生器(这里选择6位);正弦信号数据ROM(6位地址线,8位数据线),含有64个8位数据(一个周期);V1IDL顶层设计、8位D/A(实验中用DAC0832代替)。顶层文件singt.vhd在FPGA中实现,包含两个部分:ROM的地址信号发生器,由6位计数器担任;正弦数据ROM,由LPM-ROM模块组成。LPM-ROM底层是FPGA中的EAB或M4K等模块。地
2、址发生器的时钟CLK的输入频率fo三、设计内容:在QUARTUSII上完成正弦波信号发生器的设计,包括仿真和资源利用情况了解(假设利用Cyclone器件)。最后在实验系统上实测,包括FPGA中ROM的在系统数据读写测试和利用示波器测试。信号输出的D/A使用实验系统上的ADC0832。图1所示的信号发生器结构图中,顶层文件singt.vhd在FPGA屮实现,包含两个部分:ROM的地址信号发生器,由10位计数器担任;一个正弦数据ROM,由LPMROM模块构成。LPM_ROM底层是FPGA中的EAB、ESB或M4K等模块。地址发生器的时钟elk的输入频率fo与每周期
3、的波形数据点数(在此选择1024点),以及D/A输出的频率f的关系是:f=fo/1024图2正弦波信号发生器的设计图四、实验过程①定制初始化波形数据文件:建立.mif格式文件。File—new一otherfiles,选择MemoryInitializationFile选项,选择64点8位的正眩数据,弹出表格后•输入教材图4~38中的数据。然后以romd.mif的名字保存至新建的文件夹中。愛MiH.miP@Addr+0+1+2+3+4+5+6+700255254252249245239233225082172071971861741621501371012411
4、29987756453431834261913841020014813192634284353647587991121243013715016217418619720721738225233239245国9252254②定制LPM_ROM元件:利用MegaWizardPlug-InManager定制正弦信号数据ROM宏功能块,并将以上的波形数据加载于此ROM屮。并以datarom.vhd名字将生成的用于例化的波形数据ROM文件保存至上述文件夹中。在设计正弦波信号发生器前,必须首先完成存放波形数据ROM的设计。设计步骤如下:1)打开MegaWizardPlug-
5、Tnmanager初始对话框。在Tools菜单中选择MegaWizardPlug-Tnmanager产生一个对话框,选择Createanewcustom...项,即定制一个新的模块。单击Next按钮后,在所产生的对话框的左栏选择Storage项下的LPMROM,再选择CycloneII器件和VHDL语言方式;最后输入ROM文件存放的路径和文件名:e:wwrom1024.vhd,单击Next按钮。2)选择ROM控制线、地址线和数据线。在弹出的対话框中选择地址线位宽和ROM中数据数分别为10和1024;选择地址锁存控制信号clocko3)单击Next按钮在对话
6、框的"WhatshouldtheRAM…”栏选择默认的Auto。在栏选择“Doyouwantto・・・Yos,usethisfileformemorycontentdata”项,并按Browse钮,选择指定路径上的文件rom1024.mif0在uAllowIn-SystemMemory…"栏选择打勾,并在“TheInstanceIDofthisROM”栏输入R0M1,作为ROM的ID名称。最后单击Next按钮,再单击Finish按钮后完成ROM定制。4)打开此文件可以看到其中调用初始化数据文件的语句为:init_file=>"sdata.mif"。最后生成的R
7、OM元件文件如源代码1所示,其中的init_file指向已做了修改。修改后用于例化的波形数据ROM文件rom_1024.vhd如下。③用VHDL语言完成正弦信号发生器的顶层设计:1)输入文件为:8);9endentity;10Barchitecturedaceofsingtis11Hcomponentdatoromis12Sport(13address:instdlogicvector(5downto0);14inclock:instd_logic;15q:outstd_logic_vector(7downto0)16);17endcomponent;18si
8、gnalQI:stdlogicvect
此文档下载收益归作者所有