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《二位十进制计数显示译码电路实训报告》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。
1、二位十进制计数显示译码电路一、实训目的1•巩固编译、仿真VHDL文件的方法。2.掌握VHDL程序并行语句的综合应用。二、实训器材计算机与QuartusII丁具软件。三、实训指导(-)实训原理1•纯VIIDL描述设计下面是一种2位十进制计数显示译码电路的VHDL描述，其中2位十进制计数是异步电路，编辑输入下面代码，并通过编译与仿真。VHDL代码如下:cntlO.vhd文件VIIDL文件代码如下：LIBRARYieee;USEieee・stdlogicl164.ALL;USEieee・sld_logic_
2、unsigned.ALL;ENTITYcntlOISPORT(Clrn,Clk:INSTDLOGIC;q:OUTSTD丄0GIC_VECT0R(3DOWNTO0);Co:OUTSTD_LOGIC);ENDcntlO;ARCHITECTUREaOFcntlOISSIGNALtmp:STDLOGICVECTOR(3DOWNTO0);BEGINPROCESS(Clk,Clrn,tmp)BEGINIFClrn=0，THENtmp〈二〃0000〃；ELSIF(Clk'eventANDClk二'1')THENIF
3、tmp<9THENtmp<=tmp+l:ELSEtmp〈二〃0000〃；ENDIF;ENDIF;q＜=tmp;ENDPROCESS;Co＜=N0T(tmp(0)ANDtmp(3));ENDa;dccl7s.vhd文件VHDL文件代码如下：LIBRARYieee;USEieee.std_logic_l164.ALL;ENTITYdccl7sISPORT(a:TNSTI)_LOGTC_VECTOR(3DOWNTO0);Lcd7s:OUTSTD_LOG1C_VECTOR(6DOWNTO0));ENDdecl
4、7s;ARCHITECTUREoneOFdecl7sTSBEGINPROCESS(A)BEGINCASEaISWHEN〃OOOO〃二＞led7s〈二〃0111111〃；WHEN〃0001〃二＞led7s〈二〃0000110〃；WHEN〃0010〃=＞lcd7s〈=〃1011011〃；WHEN〃0011〃二＞lcd7s〈二〃1001111〃；WHEN〃0100〃二＞1ed7s〈二〃1100110〃;WHEN〃O101〃二＞1ed7s〈二〃1101101〃；WHEN〃0110〃二＞led7s〈二〃1111
5、101〃；WHEN〃O11r=＞1ed7s〈二〃0000111〃;WHEN〃1000〃二＞lcd7s〈二〃1111111〃；WHEN〃1001〃=＞led7s〈=〃1101111〃；WHENOTHERS二〉1ed7s〈二〃0000000〃;ENDCASE;ENDPROCESS:ENDone;BCD_Disply.vhd文件VHDL文件代码如下:LIBRARYieee;USEieee.std_logic_1164.ALL;ENTTTYBCD_DisplyTSPORT(Clrn,Clk:INSTD_LOG
6、IC;led7sl,led7sO:OUTSTD_LOGTC_VECTOR(6DOWNTO0));ENDBCD_Disply;ARCHITECTUREoneOFBCDJ)isplyTSCOMPONENTcntlOPORT(Clrn,Clk:INSTD_LOG1C;q:OUTSTI)_LOGTC_VECTOR(3DOWNTO0);Co:OUTSTD_LOG1C);ENDCOMPONENT;COMPONENTdecl7sPORT(a:TNSTD_LOGTC_VECTOR(3DOWNTO0):Lcd7s:OU
7、TSTD_LOG1C_VECTOR(6DOWNTO0));ENDCOMPONENT;SIGNALCo订,coiO:STD_LOG!C;SIGNALqi1,qiO:STD_LOGIC_VECTOR(3DOWNTO0);BEGINcntO:cntlOPORTMAP(Clrn,Clk,qiO,CoiO);cntl:cntlOPORTMAP(Clrn,CoiO,qil,Coil);decl7s0:decl7sPORTMAP(qiO,Led7s0);decl7sl:decl7sPORTMAP(qi1,Led7s
8、l);ENDone;1・混合描述设计试用VHDL设计输入法设计底层文件cntlO.vhd和dccl7s.vhd,再用原理图设计输入法设计顶层文件BCD_Disply_go编译仿真设计BCDDisplygo(-)实训步骤1.纯VHDL描述设计(1)建立工程项冃。(1)建立VHDL文件，以顶层实体名为文件名。(2)设计输入VHDL文件。(3)编译VHDL文件。如果有错误，检查并纠正错误，直至最后通过。(4)仿真VHDL文件。认真核对输入/输出波形，检查设计的
