基于扫描链的fpga互连测试

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1、厂———_用户逻辑的相互链接。RAM块是FPGA的独有结构，可以为用户在设计类似计算机的巾央处理器单元之类的逻辑时提供台适的存储器。CLB彼此之间由可编程互连资源连接。图11FPGA的二维结构在SRAM—BASED的FPGA设计中，大量的可编程资源(CLB，互连，lOB)都需要通过configurationbitstzeom来设置。通常，1个CLB包含一个或多个LUT和FF。每个LUT有4个输入和一个输出，用米实现组合逻辑。另外，LUT也可以被配置成小的RAM或是移位寄存器。在L咖FF之间，还有一些Earry&Conuol逻辑，用来实现某些特殊功能，比如快速进位等等

2、。1．2CLB结构可编程逻辑单元是FPGA可编程期同的核心功能块。通过对CLB阵列的不同配置与连接可以实现不同的设计。在CLB作为FPGA的可编程单元包括有SLICE，IMUX霸20MUX。在FPGA一3中，将CLB和互连资源中的开关盒整台到个可重复1￡连单元中(TI】。E)。图中显示是一个TILE的结构，其中除去GRM替l部分为一个CI．B。噎，尚擞酣孑叩群谶翟。霎影葡胃寻暑。疆图12CLB结构1．2．1SLICE结掏FPGA一3采用，类似Sporran．II的SLICE结构。每个SLICE包括两个LuT，两个多路选通器，加法逻辑和快速进位链，控制模块。其中，LU

3、T可以实珊任意四输入组合逻辑，多路选通器可以配合LUT：宴现各种附加的组台逻辑，fJ玎法逻辑和进位连可以实现加法和乘法算术逻辑，并且经过变换可以实现逻辑与以及逻辑或功能，控制模块可以将LUT配置成分布式RAM或移位寄存器。兰帮蘸主}图1．3SLICE结构1．2．2IMUX和0MUX结构IMUXHI米将来自互连资源的数据选通如SI．ICEPq部的LUT上，作为u7T实现的逻辑功能的输入。OMUXmIJ用来将SLICE的输出选通入GRM。其中SLICE的输出即可以是SLICEPq部rF的输出(YQ，XQ)也可以足I，uT的直接输也(Y，X)。13可编程互联结构从互连资源

4、的结构层次上划分，可以将其分为平面式可缩程瓦连和层次式可编程互连。其中，平面式可编程互连根据拓扑结构叉可分为对称式结构，基于行结构和长线式结构。对称式FPGA互连结构又称为岛型结构。Xiiinx公司早期的FPGA芯片都是采用对称式互连结构。逻辑块被四周的布线通道围绕。逻辑块的输入输出能够通过可编程开关连接块连接到几个甚至全部与之相邻的布线通道。水平和垂直通道交汇的地方称为开关盒。开关盒可将一个方向上的金属线连接到另一个方向上。同时，通过打开适合的开关，短线可以连接成长线。开关盒的设计有三种经典的结构，Disjoint、Universal、稳]Wilton。Actel

5、的FPGA产品主要采用基于行的布线结构，这种结构类似于传统掩膜门阵列，逻辑块排列成行，相邻行之间存在水平布线通道，通道包含不同长度的导线段。使用反熔丝将逻辑块连接到导线段，或者将一条导线段连接到爿一条到线段层次式可编程互连结构是列称式互连结构豹改进，增加了局部互连和长线互连的数目。通过在对称式互连结构的基础上引入了局域互连的概念，即先将若干个可编程逻辑单元通过局域互连连接成可编程逻辑簇，再将可编裎逻辑簇连入网络状布线通道，形成层次式互连结构。这样由于较长通路中使用较少的短导线段，可编程开关数较少，互连延时能够更好的预测，芯片速度普遍高于对称式互连。4FPGA测试根据

6、FpGA的结构，可以将FPGA测试分为CI。B测试，IOB测试，以及互连测试。和ASIC测试一样，对于FPGA的测试，我仃J关注一下三个问题，测试覆盖率(faultcoverage)，测试成本，和如何debug。首先考虑测试覆盖率，这里我们分别考虑CLB和互连(暂不考虑IOB)。对于CA．B，我们更关注其静态特性，所以这里我们更多的考虑是SAF。对于互连，我们要同时考虑静态特性和动态特性。因此，在互连上，我们同时考虑rSAF,钔transidonfoult。在实环工业流程里，除r以上的faultmodel，我们还会考虑1DDQ，bridgingfoult等多种fau

7、ltmodel。本文研究的重点放在互连的测试上。然后，对于测试成本考虑主要是针对ATE测试。因为ATE测试的成本主要来自测试时间。所以对于测试成本的研究主要是研究如何在保i正faultcoverage的情况下减少测试时间。为了保证100％的foultcoverage，通常我们会有为FPGA设计一组不同的configurationbitstr叩m，以此来覆盖VPGA畔t所有的待测资源。为此，我们将次测试分为烧人CONHG(configurationbitstreom)和测试向量加载(teHpartcm)。通过比较我们发现，加载一次CONFIG的时间远远大于加载测试