高速低噪声电荷泵锁相环设计论文

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1、天津大学硕士学位论文高速低噪声电荷泵锁相环设计姓名：田颖申请学位级别：硕士专业：微电子学与固体电子学指导教师：李斌桥20080501摘要锁相环在通信和微处理器等领域的应用十分广泛，尤其是最近十年，随着通信领域和处理器的迅猛发展，工作频率已经高达几GHz(甚至几十GHz)。从时域来看，时钟周期越来越短，对时钟的抖动要求越来越严格，从频域来看，对相位噪声要求变得更加苛刻。当锁相环和大量的数字、模拟及射频电路集成到同一芯片上时，其他电路尤其是数字电路产生的干扰信号，可能通过电源、衬底、甚至PCB板，恶化锁相环的性能。这些使得低噪声的

2、锁相环常常成为整个片上系统设计的关键部分。鉴于电荷泵锁相环具有易集成、低功耗、低抖动、捕获范围宽的特点，本论文主要研究此结构锁相环，为CMOS图像传感器提供800MHz的内部时钟。论文首先介绍了锁相环的组成结构和工作原理，研究了目前被广泛应用的电荷泵锁相环技术，并给出了系统的小信号模型，讨论了各功能模块的性能以及参数对系统工作速度和噪声特性的影响。尤其对鉴频鉴相器、电荷泵各种结构面临的优缺点，环形VCO延迟单元结构的优劣及分频器中D触发器结构的特点都作了详细地分析。在深入分析的基础上，设计了一种应用于CMOS图像传感器的锁相环

3、时钟倍频电路。采用SMICO．18pm、1．8V标准CMOS工艺模型，用Spectre工具仿真结果表明，该锁相环可以稳定输出800MHz，稳定时间小于109s，功耗小于18mW，噪声小于100mY，满足设计要求。本文的一个创新点是：在系统设计上，通过编程控制电荷泵电流和分频器的分频系数，使环路的带宽得到优化。在电路设计上，采用无死区鉴频鉴相器加快了锁定速度，采用高匹配cascode电荷泵结构有效地减小了由电荷共享而引起的过冲缺点，消除了电流失配效应，有效地提高了反映相差的精度。同时采用差分对称结构的VCO延时单元结构，也具有良

4、好的抗噪声性能。关键词：锁相环鉴频鉴相器电荷泵压控振荡器ABSTRACTPLLisgreatlypopularinmoderncommunicationandprocessorfield，especiallyinrecentdecade，withthefastdevelopmentinthesefields，operationfrequencyhasriseduptoseveralGHz(eventensofGHz)．Intimedomain，theperiodofclockisshorterandrequirementish

5、ardertothejitter．Collrespondingly，infrequencydomain，it’Smorerigoroustophasenoise．WhenPLLintegratedinonechipwiththousandsofdigital，analogandRFcircuits，it’SvulnerabletOvariousdisturbfromothercircuitsespeciallydigitalparts，bywayofpowersupply,substrate，evenPCBboard．Thus

6、，it’SgenerallystickingpointtodesignaPLLwithlownoiseinSOC．Hereincharge-pumpPLLiseasiertobeintegrated，lowerloss，lessjitter,andwidercapturerange，researchofCPPLListhecoreofthispaper，torealizea800MHzinternalclockforCMOSimagesensoLFirstly，thefundamentalofPLLisintroduced，C

7、PPLLisinvestigatedforitswidepopularityaswell．OnthebasisofsmallsignalmodelofPLL，thecharacteristicsandparametersofthecoremoduleisdiscussedandtheirinfluencetotheoperatingfrequencyandnoiseperformancearecomprehensivelyanalysed，suchasadvantageanddisadvantageofdifferentcon

8、structuresofphaseandfrequencydetector,chargepump，buildingstructureofVCOdelaycellandtypesofDflip—flopindivider．Then，ApracticalCPPLL，basedon