第7章 约束与时延分析

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1、第7章约束与时延分析本章主要内容约束的基本概念管脚约束时序约束约束的分析方法静态时延分析6.1约束的目的约束的终极目的就是为了设计达到所要实现的功能主要有如下几个方面的作用。管脚位置锁定及电气标准设定。提高设计的工作频率。获得正确的时序分析报告。6.2管脚约束及电气标准设定管脚约束是CPLD/FPGA的基础之一。管脚约束主要有三种方式：一是采用各家公司的集成开发环境来实现管脚约束二是设计专门的管脚约束文件三是采用注释的方式在代码中自动锁定6.2.1管脚约束文件不同的厂商支持不同的管脚约束文件如Lattice所采用的管脚约束文件为.lpf文件Xilinx支持的管脚

2、约束文件为.ucf文件Altera所使用的管脚约束文件为.qsf文件。Xilinx公司的管脚约束文件.ucf文件的语法规则：通用规则：.ucf文件对于大小写敏感，也就是是说同一单词的大小写不同表示不同的含义，标识符必须与代码中的名字一致。但是约束中的关键字对大小写不敏感。语句以分号结尾，一个语句可以多行表述。语句之间不分先后次序，不过建议管脚约束顺序与代码中管脚列表顺序一致。采用“#”或者“”的方式来进行注释6.3时序约束的基本概念时序约束是指路径之间的约束，任何一条路径都有起点和终点，最重要的是，路径是不能穿过触发器的CPLD/FPGA至少有三种不同的基本路径

3、：一是触发器到触发器之间的路径；一是从输入端口到内部触发器之间的路径；一是从内部触发器到输出端口之间的路径。时序约束有几个重要的基本概念：建立时间、保持时间、时钟到输出延时、传播延时等等。图6–1简单的时序模型6.3.1路径Clock-to-setup路径Clock-to-setup路径是我们常见到的时序模型，一般用来描述CPLD/FPGA内触发器之间的延时。图6–2时序模型示意图图6–3时序逻辑波形示意图路径的延时包括：源端触发器的时钟端到输出端的延时逻辑和布线延时时钟的布线延时建立时间通过计算可以读出最小的时钟周期和最高的时钟频率。输出模型。任何一个CPLD

4、/FPGA在系统中都不是单独存在的，而CPLD/FPGA的时序不仅仅只是内部的时序模型，同样它可以驱动下一级芯片，从而产生一个新的时序模型图6–4Clock-to-PAD路径Clock-to-PAD路径图6–5Clock-to-PAD路径波形图从系统层面来看，Clock-to-PAD路径是整个系统中路径延时的一部分，要计算整个路径延时和最小的时钟周期还需要考虑信号在PCB上的走线延时、飞行时间以及下一级接收芯片的输入时序模型。从CPLD/FPGA层面上来看，它包括时钟端到触发器输出端延时、逻辑和布局布线延时、输出缓冲延时等等。Clock-to-PAD设计注意点：

5、当对Clock-to-PAD路径进行时序约束时，需要电路设计工程师、CPLD/FPGA工程师和布局布线工程师共同决定信号在Clock-to-PAD路径的延时、信号在PCB板上的延时以及接收端芯片可承受的延时容限各为多少，最后以文档的形式确定时序约束。PAD-to-Setup路径图6-6是另外一种常见的时序模型，也叫做输入模型。图6–6PAD-to-Setup路径从CPLD/FPGA层面来看输入模型的路径延时包括了输入缓冲延时、逻辑及布局布线延时以及建立时间从系统角度来看，整条路径的延时还需要包括上一级芯片的输出模型延时以及PCB走线延时和信号的飞行时间因此要确定

6、对此路径进行时序约束，需要召集电路设计工程师和布局布线工程师一起讨论最后决定此路径的时序约束。图6–7PAD-to-Setup路径波形图PathsEndingatClockPinofFlip-Flops此路径是指时钟信号从源端到达各个具体触发器的时钟端的路径。在CPLD/FPGA中，设计工程师都推荐采用全局时钟来驱动触发器但是尽管采用全局时钟，时钟到达触发器之间还是有一段延时时间，这段时间在计算时延的时候必须考虑进去。图6–9PathsEndingatClockPinofFlip-Flops波形图图6–8PathsEndingatClockPinofFlip-F

7、lopPADtoPAD路径图6-10表示为一条纯组合逻辑的路径，从芯片输入的管脚开始，经过任意级的组合逻辑电路，然后从另外一个输出管脚输出。图6–10PADtoPAD路径整条路径的延时分为输入延时、输出延时以及中间的逻辑和布局布线延时。如果放在整个系统层面来看，严格来说不能称之为路径因为这个时延路径的源端和目的端都不在这个芯片里面，而在上一级或者上上级的芯片中和下一级的芯片中。6.3.2时序约束参数建立时间建立时间就是指数据必须在时钟有效沿到来之前稳定的最小时间长度。当建立时间不够的时候，触发器采集不到数据，或者采集到的数据是错误的数据，从而导致整个时序逻辑的错

8、误。任何一个时序逻辑芯片