学号-姓名-3-8译码器实验报告

《学号-姓名-3-8译码器实验报告》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、电孑科挂犬学实验报告学生姓名:学号:指导教师：黄实验地点：主楼C2-514实验时间：（1班）一、实验室名称：虚拟仪器实验室二、实验项目名称：3-8译码器实验三、实验学时：4学时Ui实验原理开发板上共四个按键：SW3〜SW6,其中SW3为总开关；SW4、SW5、SW6作为三个译码输入。本实验3-8译码器所有的接口如下。inputext_clk_25m,〃外部输入25MHz时钟信号inputext_rst_n,〃外部输入复位信号，低电平有效input[3:0]switch,〃4个拨码开关接口，ON-低电平；OFF-高电平。SW3为总开关;SW4、SW5、SW6的三个译码输入outpu

2、treg[7:0]led//8个LED指示灯接口3-8译码器真值表如下：SW3SW6,SW5,SW4复位点亮LEDXX,X,X0全灭OFFx,x,x1全灭ONOFF,OFF,OFF1D2点亮ONOFF,OFF,ON1D3点亮ONOFF,ON,OFF1D4点亮ONOFF,ON,ON1D5点兄ONON,OFF,OFF1D6点亮ONON,OFF,ON1D7点亮ONON,ON,OFF1D8点亮ONON,ON,ON1D9点亮注：X表示ON或OFF,即任意状态。五.实验目的熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个3-8译码器的设计把握

3、利用EDA软件（QuartusII13.1）进行HDL代码输入方式的电子线路设计与仿真的详细流程。六、实验内容利用HDL代码输入方式在QuartusII13」平台上实现一个3-8译码器设计，并进行仿真，然后牛成配置文件下载到开发板上进行验证。七、实验器材（设备、元器件）1.计算机（安装QuartusII13」&ModelSimB」软件平台）；2.CycloneIVFPGA开发板一套（带AlteraUSB-Blaster下载器）。八.实验步骤（1）新建工程，设置器件属性：在QuartusII13.1平台中，新建一个工程（注意命名规范），在"Family”中选择uCycloneIVE

4、”系列,"Availabledevicev屮选择具体型号“EP4CE6E22C8”，设置好器件属性。在EDAToolSettings页面中，可以设置工程各个开发环节中需要用到的第三方（Altera公司以外）EDA工具,我们只需要设置“Simulation”工具为uModelSim-AlteraFormat为“VerilogHDL”即可，其他工具不涉及，因此都默认为o（详见实验指导书）（2）Verilog源码文件创建与编辑：点击菜单栏的“File—New…”，然后弹出如图所示的新建文件窗口，在这里我们可以选择各种需要的设计文件格式。可以作为工程顶层设计文件的格式主要在D

5、esignFiles类别下，我们选择VerilogHDLFile（或者VHDLFile）并单击OK完成文件创建。将新建的文件保存后通过菜单栏uProject-^Add/RemoveFilesinProject将刚刚创建的文件加入新建的工程中，点击“Add”加入后选择OK按钮。（详见实验指导书）（3）Modelsim仿真验证：将工程编译，无误后，采用第三方EDA仿真工具Modelsim进行仿真。1）设置路径：点击ToolsOptions*••进入选项卡GeneralEDAToolOptions,设置Modelsim-Altera后而的路径，即我们安装Modelsim时的路径；2）

6、完成测试脚本创建与编辑；3）测试脚本关联设置；4）调用Modelsim进行功能仿真和时序仿真。（详见实验指导书）（4）管脚分配：根据文档“SF・CY4FPGA学习板原理图Ver2.0v对3・8译码器的进行引脚分配。（详见实验指导书）（5）综合、实现与配置文件产生综合。（详见实验指导书）（6）FPGA在线下载配置：1）连接开发板并给开发板供电；2）开启Programmer界而；3）识别USB-Blastei*；4）执行在线下载操作。（详见实验指导书）（7）拨动开发板对应按钮，观察输出是否符合预期。（8）给开发板断电，清理器件，实验结束。九、实验数据及结果分析9」用VerilogHD

7、L语言编写3・8译码器源码如下：moduletxt1（inputext_clk_25m,inputext_rst_n,input[3:0]switch,outputreg

8、7:0]led）;always@（posedgeext_clk_25mornegedgeext_rst_n）if（!ext_rst_n）led<=8!hff;elseif（switch[0]）led<=8!hff;elsebegincase（switch[3:l]）3,blll:led<=8,bllll_111