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1、北华航天工业学院《EDA技术综合设计》课程设计报告报告题目：16乘16点阵显示综合实验作者所在系部：电子工程系作者所在专业：作者所在班级：Blxxxx作者姓名：惺惺惜惺惺惺惺惜惺惺xxxxx)指导教0帀姓名：崔xx完成时间:2013年11月20日内容摘要关键词:VHDL,16乘16点阵显示，MAX+plusll,时序仿真图。一、实验目的1二、硬件要求1三、方案论证1四、模块说明11•计数器模块12.译码器模块23.扫描显示模块54.顶层文件8五、整体连接图9六、实验步骤10七、实验结果10八、实验总结10九、参考文献10课
2、程设计任务书课题名称16乘16点阵显示综合实验完成时间2013-11-20指导教师崔XX职称副教授学生姓名惺惺惜惺惺XXX班级Bxxxxx总体设计要求和技术要点设计个共阴16X16点阵控制接口，要求：在时钟缶号的控制下，使点阵动态点亮，点亮方式自行设计，其中列选信号为16・4编码器编码输出。工作内容及时间进度安排第9周一第11周:了解实验内容，分模块编写程序，进行程序仿真，修改程序中的错误并完善程序。第12周：熟悉硬件，了解硬件的结构以及组成部分并熟练掌握硬件的使用。第13周：进行硬件实际操作并通过指导老师验收，完成课设报
3、告。课程设计成果1.2.实验目的二、硬件要求（1）主芯片EPF10K10LC84-4o（2）16乘16点阵。（3）有源晶振。（5）6个按键开关（切换动态图案，控制计数器工作状态）。三、方案论证四、模块说明时钟的设计共化分为3个模块：16进制计数器(countl6),译码器(yima),扫描显示模块(swith)o下面具体分析各个模块的原理、内容和功能。1・16进制计数器(countl6)能够实现16进制循环计数，带有清零端，受I］寸钟上升沿信号控制，其文本语言(文件名：countl6.vhd)为底层文本，图1为秒计数器的仿
4、真波形图。libraryieee;useieee.std」ogic_l164.all;useieee.std_logic_unsigned.all;entitycount16isport(clk,ctr:instd_logic;o:buffers(d」ogic_vector(3downto0))；endcount16;architecturemyofcount16isbeginprocess(clk,ctr)beginifctr=,O,theno<=n0000H;elsifcti1*thenif(clk'eventande
5、lk-1')thenifo=n1111"theno<=M0000H;elseo<=o+l；endif;endif;endif;endprocess;endmy;图1.六十进制秒计数器的仿真波形2.译码器(yima)能够实现4一16译码，带有两个控制端，实现四种不同的yinm功能。其文本语言(文件名：yim且.vhd)为底层文本，图2译码器的仿真波形图libraryieee;useieee.std」ogic_l164.all;useieee.std_logic_unsigned.all;entityyimaispoit(el
6、,e2:instd」ogic;ip:instd_logic_vector(3downto0);op:outstd_logic_vector(15downto0))；endyima;architectureoneofyimaisbeginprocess(ip,el,e2)beginif(el='0‘ande2='O')thencaseipiswhenH0000,,=>op<=,,0000000000000001”；whenH0001n=>op<="0000000000000011H;whenu0010n=>op<=n0000
7、00000000011ln;whenu0011H=>op<=H00000000000011lln;whenn0100n=>op<=H0000000000011111";when,,0101,,=>op<=',0000000000111111H;whenH0110n=>op<="0000000001111111n;whenu011ln=>op<=n000000001111111ln;when111000,,=>op<=,,0000000111111111H;when”1001n=>op<=H0000001111111111"
8、;when"1010"=>op<=H0000011111111111H;when1*1011”二>opvi0000111111111111”；when"1100n=>op<=n000111111111111ln;when”110r,=>op<=,,0011111111111111”；when”1110,
