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1、苏州科技学院EDA电子综合设计——基于LCD显示的秒表设计班级：姓名：学号：指导老师：2012年6月30日一、设计目的1）熟悉EDA环境下的复杂逻辑模块的设计方法、设计过程及其注意事项；2）学习EDA软件Quartus-II的使用；3）学习硬件描述语言VHDL/VerilogHDL并进行编程；4）学习秒表功能设计和LCD显示的基本原理、控制流程。二、设计要求1）采用硬件描述语言VHDL/VerilogHDL设计秒表模块及LCD显示控制模块，并在Quartus-II环境下编译；2）在Quartus-II环境下编辑仿
2、真激励波形，并模拟；3）在MAX-II实验板下载调试；4）撰写设计报告。三、设计原理通过对设计题目的分析，我将整体电路划分为5个子电路来设计，及分频、按键处理、时间计数、数据选择和显示模块，而且还设置了复位信号，随时可以对电路进行复位。1）分频模块通过对主频信号50MHZ的分频来得到所需的1000HZ的时钟信号，并将此作为之后子电路的标准时钟，实现同步电路的要求，主要采用的是计数的方法，当寄存器记满50000时产生输出脉冲；2）按键处理模块通过对SW1按键的判别，并采用双D寄存器的应用，在标准时钟的触发下产生st
3、arop脉冲，通过判别starop脉冲是否有高电平使mode信号发生高低电平的翻转，mode为高电平时允许计数，为低电平时停止计数；3）时间计数模块以10进制计数器为基础，10计数器设置了en_in的接收进位和en_out产生进位，实现了全加器的功能；然后用10进制的计数器产生了100进制的，再而产生8位10进制的计数器子电路，取其中的低7位完成计数模块子电路的设计；4）数据选择模块式通过安检处理模块中产生的mode信号和SW2按键对计数器产生的数据进行处理，当mode为高电平的时候将计数器的产生的结果存入lcd
4、_data_in寄存器中；为低电平时，lcd_data_in内容保持不变；SW2为高电平时进行清零操作，使得lcd_data_in寄存器中的内容全部清零。5）显示模块是运用LCD显示器的显示原理，将lcd_data_in寄存器中的数据按4位一组的模式赋值给lcd_data_out8位寄存器的低4位，高四位为4’b0011，选择的是数字字库，实现LCD的数据输入，并且产生RS,RW,en,cont这4位控制信号，控制LCD的显示。四、VerilogHDL程序1）顶层文件modulems_clock(clk_50M,
5、SW1,SW2,SW3,//SW1暂停/继续SW2清零SW3复位lcd_data_out,RS,RW,en,cont);inputclk_50M;//系统时钟inputSW1,SW2,SW3;//按键output[7:0]lcd_data_out;outputRS,RW;outputen,cont;wireclk_50M;wireSW1,SW2,SW3;wireclk_1000;wire[3:0]ms_1,ms_2,ms_3,s_1,s_2,s_3,s_4;wire[27:0]lcd_data_in;wire[7
6、:0]lcd_data_out;wiremode;wirestarop;//分频模块,把50MHZ的时钟分频为1000HZ用于计数器计数f_divm1(clk_50M,SW3,clk_1000);//按键处理模块anjianm2(clk_1000,SW3,SW1,mode,starop);//时间计数主模块time_counterm3(mode,clk_1000,SW3,ms_1,ms_2,ms_3,s_1,s_2,s_3,s_4);//数据选择模块kongzhim4(clk_1000,SW3,SW2,mode,
7、ms_1,ms_2,ms_3,s_1,s_2,s_3,s_4,lcd_data_in);//显示模块displaym5(clk_1000,SW3,lcd_data_in,lcd_data_out,RS,RW,en,cont);endmodule2）分频模块modulef_div(clk_50M,clr,clk_1000);inputclk_50M;inputclr;outputclk_1000;regclk_1000;reg[15:0]cnt_div;always@(posedgeclk_50Mornegedge
8、clr)beginif(~clr)begin//复位信号cnt_div<=16'b0;endelseif(cnt_div==49999)beginclk_1000<=~clk_1000;cnt_div<=16'b0;endelsebegincnt_div<=cnt_div+1'b1;endendendmodule编译结果：仿真：3）按键处理模块moduleanjian(c
