99分钟定时器的vhdl设计

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1、课程设计报告设计名称EDA(VHDL)课程设计专业班级电子0942姓名任泓铭学号0904451219成绩评定考核内容平时表现设计报告设计成果和答辩综合评定成绩成绩电气与信息工程学院二0—二年一月课程设计要求和成绩考核办法1.不允许在教室或实验室内吸烟、吃零食，不准帯无关人员到教室或实验室活动，否则扣平时表现分。2.凡病事假超过3天（每天7小吋），或迟到早退三次以上，或旷课两次（1天）以上,不得参加本次考核，按不及格处理，本次课程设计不能通过。3.病事假必须冇请假条，需经班主任或冇关领导批准，否则按旷课处理。4.课程设计的考核由指导教师根据设计表现

2、（出勤、遵守纪律情况等）、设计报告、设计成果、答辩等儿个方面，给出各项成绩或权重，综合后给出课程设计总成绩。该设计考核须经教研宗主任审核，主管院长审批备案。5.成绩评定采用五级分制，即优、良、屮、及格和不及格。6.课程设计结束一周内，指导教师提交成绩和设计总结。7.设计过程考核和成绩在教师手册中要有记载。实习报告要求实习报告内容、格式各专业根据实习（设计）类别（技能实习、认识实习、生产实习、毕业实习等）统一规范，经教研室主任审核、主管院长审批备案。注意：1.课程设计任务书和指导书在课程设计前发给学生，设计任务书放置在设计报告封面后和正文冃录前。2

3、.为了节省纸张，保护环境，便于保管设计报告，统一采用A4纸，课程设计报告建议双面打印（正文采用宋体五号字）或手写，左侧装订，订两个钉。基于FPGA的半整数分频器设计一•系统设计任务及功能概述1.系统设计任务基于FPGA的半整数分频器设计任务要求：设有一个5MHz（或7、9、11、13、15、17、19、21、23、25MHz）的时钟源,但电路中需要产生一个2MHz的时钟信号,由于分频比为2・5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5）,因此采用小数分频。2.小数分频的基本原理小数分频的基本原理是釆用

4、脉冲吞吐计数器和锁和环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数來获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为：F二（9X10+1X11）/（9+1）=10.13.系统功能概述本系统是一个基于FPGA的半整数分频器，具冇以下功能：冇一个5M血的时钟源，通过半整数分频器后电路屮可以产牛的是一个2MHz的时钟信号二.系统设计方案和程序设计1.系统设计方案由于分频比为2.5,因此采用小数分频。分频系数为N-0.5的分频器，其电路可

5、由一个界或门、一个模N计数器和二分频器组成。下图给出了通用半整数分频器电路组成。QG分频）01TCI.K(2.5分频〉由于分频比为2.5则木实验屮先要设计一个模3的计数器，然示建立模三计数器的元件,再利用原理图设计完成分频器的设计2.VHDL程序设计模七计数器VIIDL程序如F：libraryieee;useieee.std_logic_1164.all;useiccc.std」ogic_unsigncd.aH;entitycounter7isport(clk,rst,en:instd」ogic;qa,qb,qc:outstdjogic);end

6、counter7;architecturebehavioralofcountcr7issignalcount:std_logic_vector(2downto0);beginprocess(clk,rst)beginif(rst='1*)thencount(2downto0)<="000M;elsif(clk'eventandclk='1')thenif(cn=1)thenif(count=,,110M)thencount<=nOOOH;elsecount<=count+1;endif;endif;endif;endprocess;qa<=cou

7、nt(0);qb<=count(l);qc<=count(2);endbehavioral;1.模七计数器仿真波形图图1模七计数器仿真波形图4.输入、输出接口说明5.模七计数器元件图表1输入、输出接口接口名称类型（输入/输出）结构图上的信号名引脚号说明INCLKINinclock2系统时钟7MHzOUTCLKOUToutclk3系统输出QOUTq4系统输出XI6.半整数分频器原理图图2模七计数器元件图图3半整数分频器原理图7.半整数分频器仿真波形图图4半整数分频器仿真波形图三•课程设计总结通过木次实习我学会了如何操作max2软件来编辑计数器程序，

8、画出了利用计数器原理的分频器原理图，掌握了利用max2软件绘制原理图和程序编程的方法，同时还学会了用max2软件来形象的仿真计数器和分频