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时间:2018-11-15
《EDA-VHDL语言定时器设计.doc》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库。
1、基于VHDL语言的定时器设计一、EDA技术简介1.电子技术的核心就是EDA技术,EDA是指以计算机为工作平台,融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包,主要能辅助进行三方面的设计工作,即IC设计、电子电路设计和PCB设计。EDA技术已有30年的发展历程,大致可分为三个阶段。70年代为计算机辅助设计(CAD)阶段,人们开始用计算机辅助进行IC版图编辑、PCB布局布线,取代了手工操作。80年代为计算机辅助工程(CAE)阶段。与CAD相比,CAE除了有纯粹的图形绘制功能外,又增加了电路功能设计和结构设计,并且通过电气连
2、接网络表将两者结合在一起,实现了工程设计。CAE的主要功能是:原理图输人,逻辑仿真,电路分析,自动布局布线,PCB后分析。90年代为电子系统设计自动化(EDA)阶段。 2.EDA技术的基本特征EDA代表了当今电子技术的最新发展方向,它的基本特征是:设计人员按照“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,系统的关键电路用一片或几片专用集成电路(ASIC)实现,然后采用硬件描述语言(HDL)完成系统行为级设计,最后通过综合器和适配器生成最终的目标器件,这样的设计方法被称为高层次的电子技术。二.VHDL在定时器中的应用传统的定时器硬件连接比
3、较复杂,可靠性差,而且计时时间短,难以满足需要。本设计采用可编程芯片和VHDL语言进行软硬件设计,不但可使硬件大为简化,而且稳定性也有明显提高。由于可编程芯片的频率精度可达到50MHz,因而计时精度很高。完全可以满足用户的需要,使用也更为方便。三.系统设计11秒倒计数1.系统设计框图1Hz时钟信号译码显示分频器七段共阴数码管显示1kHz时钟信号图12.减法器既实现11秒倒计时功能libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport
4、(clk,rst,en:instd_logic;cq:outstd_logic_vector(3downto0);count:outstd_logic);end;Architecturearchofcnt10isbeginprocess(clk,rst,en)Variablecqi:std_logic_vector(3downto0);beginIfrst='1'thencqi:="1010";Elsifclk'eventandclk='1'thenIfen='1'thenIfcqi>"0000"thencqi:=cqi-1;Elsecqi:="10
5、10";endif;endif;endif;Ifcqi="0000"thencount<='1';Elsecount<='0';Endif;Cq<=cqi;endprocess;endarch;仿真波形图2.1图2.2如上图可见,当en为高电平,rst为低电平,实现了从10到0的倒数,即11秒倒计时功能。每当到0时count就会进位变为一,否则就为0.。从图中可见,出现了毛刺现象。综合结果图2.31.共阴七段数码管显示LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdelISPORT(key:INSTD_LO
6、GIC_VECTOR(3DOWNTO0);legda:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDENTITY;ARCHITECTUREoneOFdelISBEGINPROCESS(key)BEGINCASEkeyISWHEN"0000"=>legda<="0111111";WHEN"0001"=>legda<="0000110";WHEN"0010"=>legda<="1011011";WHEN"0011"=>legda<="1001111";WHEN"0100"=>legda<="1100110";WHEN"0101"=>
7、legda<="1101101";WHEN"0110"=>legda<="1111101";WHEN"0111"=>legda<="0000111";WHEN"1000"=>legda<="1111111";WHEN"1001"=>legda<="1101111";WHENOTHERS=>legda<="0000000";ENDCASE;ENDPROCESS;END;仿真波形‘图3当输入信号为"0000"时,对应的输出为0111111,即为七段数码管显示为0.共阴,高电平有效。综合结果图44.分频器设计(实现1khz信号变为1hz信号)library
8、ieee;useieee.std_logic_1164.all;useieee.std_logic_unsi
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