计算机系统综合课程设计2ppt

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1、VerilogHDL语言初步主讲杨全胜东南大学计算机科学与工程学院P.1计算机系统综合课程设计第一部分VerilogHDL语言§1综述一.什么是硬件描述语言？P.2硬件描述语言是一种用文本形式来描述和设计电路的语言。是硬件设计人员和电子设计自动化（EDA）工具之间的界面。P.3功能：1）编写设计文件；2）建立电子系统行为级的仿真模型；3）自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist）；4）写入到CPLD和FPGA器件中。二.为什么要用HDL？P.41、电路设计的规模越来越大，复杂度越

2、来越高。2、电子领域的竞争越来越激烈，开发周期要短。3、调试电路速度快。不必修改电路原理图原型，只需要对HDL进行修改。4、易于理解，易于维护。5、有许多易于掌握的仿真、综合和布局布线工具。三、BottomUp和Topdown的设计方法P.51.BottomUp的设计方法1.由基本门构成各个组合与时序逻辑2.由逻辑单元组成各个独立的功能模块3.由各个功能模块连成一个完整系统4.完成整个系统测试与性能分析REGISTERPCRAMALU&1P.6传统的电路系统设计方法的步骤:1.采用自下而上的设计方法-从状态图

3、的简化，写出最简逻辑表达式;2.采用通用逻辑元器件-通常采用74系列和CMOS4000系列的产品进行设计；3.在系统硬件设计的后期进行调试和仿真；只有在部分或全部硬件电路连接完毕，才可以进行电路调试，一旦考虑不周到，系统设计存在较大缺陷，则要重新设计，使设计周期延长。4.设计结果是一张电路图；当设计调试完毕后，形成电原理图，该图包括元器件型号和信号之间的互连关系等等P.7优点：1.设计人员对于用这种方法进行设计比较熟悉；2.实现各个子块电路所需的时间短。缺点：1.一般来讲，对系统的整体功能把握不足；2.实现整个系

4、统的功能所需的时间长，因为必须先将各个小模块完成，使用这种方法对设计人员之间相互进行协作有比较高的要求。P.82.Topdown的设计方法4.工艺库映射3.各个功能模块系统级联合验证2.各个功能模块划分，设计和验证1.系统层：顶层模块，行为级描述，功能模拟和性能评估REGISTERPCRAMALU&1CPUTopdown的设计方法的特点：P.9从系统层开始设计和优化，保证了设计结果的正确性适合复杂的、大规模电路的设计缩短设计周期依赖于先进的EDA设计工具和环境，费用昂贵需要精确的工艺库支持四.设计过程P.10文

5、本编辑器图形编辑器生成VerilogHDL源程序逻辑综合优化FPGA/CPLD布线/适配器FPGA/CPLD编程、下载行为仿真功能仿真时序仿真硬件测试Verilog仿真器§2VerilogHDL设计初步P.11内容简介VerilogHDL与C语言的比较Verilog模块的基本结构逻辑功能的定义一.VerilogHDL与C语言的比较P.12C语言Verilog语言functionmodule,functionif-then-elseif-then-elseforforwhilewhilecasecasebreakb

6、reakdefinedefineprintfprintfintintVerilogHDL是在C语言基础上发展起来的，保留了C语言的结构特点。但C语言的各函数之间是串行的，而Verilog的各个模块间是并行的VerilogHDL与C语言运算符的比较P.13C语言Verilog功能C语言Verilog功能++加>=>=大于等于--减<=<=小于等于**乘====等于//除!=!=不等于%%取模~~取反！！逻辑非&&按位与&&&&逻辑与

7、

8、按位或

9、

10、

11、

12、逻辑或^^按位异或>>大于<<<<左移<<小于>>>>右移二.Ve

13、rilog模块的基本结构P.14由关键词module和endmodule定义module模块名(端口列表)端口定义数据类型说明逻辑功能定义endmodule模块声明结束行P.151.模块声明module——关键词模块名——模块唯一的标识符端口列表——是由输入、输出和双向端口的端口表达式按一定的次序组成的一个列表，它用来指明模块所具有的端口，这些端口用来与其它模块进行连接。P.162.端口定义又称“端口声明语句”，用来进行端口方向的说明。Verilog语言中有如下三种端口声明语句：1）input——对应的端口是输入

14、端口2）output——对应的端口是输出端口3）inout——对应的端口是双向端口moduleinputoutputinoutP.173.数据类型说明用来指定模块内用到的数据对象的类型。wire——连线型wireA，B，C，D；//定义信号A~D为wire型reg——寄存器型reg[3:0]out；//定义信号out的数据类型为4位reg型缺省数据类型为wire型P.18