基于某fpga和dsp地卫星导航接收机测试平台

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1、实用标准文案基于FPGA和DSP的卫星导航接收机测试平台卫星导航接收机是卫星导航系统的用户终端，用以给用户提供精确的经度、纬度、高度和速度等信息。现在，卫星导航接收机已经应用于航空，交通管理，石油等各个领域，针对卫星导航接收机的研究也越发深入。本文介绍了一种以FPGA和DSP为主处理器的卫星导航接收机硬件平台。在该平台上不仅可以验证针对现在所有卫星导航系统（GPS，Glonass，伽利略，北斗）的基带信号处理算法和导航解算算法，同时也可以实现完整的单频、双频需要学习的课程或者兼容接收机。1 硬件设计1.1 硬件平台组成硬件平台结构框图如

2、本实验室所示；该平台以两片FPGA芯片和两片DSP芯片为主处理器。经过AD采样后的信号直接进入FPGA，此后所有对信号的处理均由软件来实现。如此可以充分利用FPGA和DSP的重复烧写及在线调试能力，尽量减少对硬件的依赖程度，从而增加平台的灵活性。另外，每片DSP都外接了Flash和SDRAM。由于Flash掉电数据不会丢失，可以在Flash内保存程序及数据两块存储芯片的功能，功能有如PC机上的硬盘，而外接的SDRAM是DSP的扩展Ram，当DSP运行大型程序（如导航解算程序）以致DSP的内部Ram不够用时，可以将程序放到外接的SDRAM

3、内运行。精彩文档实用标准文案平台上还有多个串口，可以接显控等设备。两个Arinc-429接口可以接惯导等航空设备。JTAG是在线调试接口。时钟模块提供系统的工作时钟。   只要连接上针对不同卫星导航系统的射频模块和天线，该平台就可以成为一个完整的接收机。1.2芯片介绍FPGA采用Altera公司CycloneII系列中的EP2C70F672。Altera公司的CycloneII系列FPGA是业界成本及功耗最低的FPGA之一，采用90nm工艺制造。EP2C70F672是CycloneII系列中的最高型号，拥有7万个逻辑单元，1Mbits内

4、部RAM，300个9×9乘法器，4个PLL环和422个I/O接口，最高数据率可以达到330Mbps。DSP采用德州仪器公司（TI）的C6000系列中的TMS320C6713。它是TI开发的基于甚长指令（VILW）结构浮点运算数字信号处理芯片，每周期可以执行8条32位指令，工作频率最高可以达到300MHz。拥有256K字节内部RAM，16个通道的增强DMA控制器，32bits外部存储器接口，两个多通道缓冲口。模数转换芯片选用模拟器件公司（ADI）的AD9288Bst-100。该芯片的采样率最高可以达到100Msps，正交双通道8bits输

5、出。由于其低功耗特性，被广泛应用于手持设备等对功耗要求较高的场合。Flash采用SST公司的SST39VF800，容量为512K*16。SDRAM采用Micron公司的MT48LC4M32B，存储空间为4M*32。2软件测试精彩文档实用标准文案在该硬件平台上用Verilog语言和C语言编写了简单的GPS卫星捕获跟踪程序，以验证其功能。程序模块划分如图2所示。在FPGA内实现了数字下变频功能，捕获和跟踪通道；在DSP内实现跟踪环路的鉴频鉴相算法以及环路滤波器；工作流程：经过A/D采样的8bit信号通过下变频模块后输出I/Q两路正交基带信号

6、，I/Q基带信号分别进入捕获模块和跟踪通道模块。在成功捕获到信号后转入跟踪。跟踪通道每次输出的相关累加值经过DSP接口模块传给DSP。DSP利用接收到的相关峰值进行鉴相鉴频和滤波，并将滤波结果反馈给FPGA形成闭环。2.1捕获为了让跟踪环路正常跟踪信号，必须先通过调整本地载波和伪码使得他们与接收到的载波和伪码粗略对准，这就是捕获。粗略对准的原则是①使捕获后的本地载波和信号载波的频差在载波跟踪环的跟踪范围内；②本地码和信号码的相差在码跟踪环的跟踪范围内。因此捕获就是一个在时域和频域的二维搜索过程。信号的捕获采用最简单的单积分滑动相关的查找

7、该知识方法，原理如图3所示。为了提高捕获速度和精度，频率的搜索采用大步进和小步进结合的方法。即先用大步进粗略捕获，然后在捕获到的频点上进行小步进精确调整。2.2跟踪“跟踪通道、DSP接口、DSP内的鉴频器、鉴相器和滤波器”组成了完整的跟踪环路精彩文档实用标准文案。整个跟踪环路的原理框图如图4所示。图中的乘法器和积分器实际上是组成了一个相关器。载波NCO和码NCO分别产生本地载波和本地伪码时钟。码发生器产生本地超前路（Eearly），当前路（Prompt）和滞后路（Late）伪码。FPGA在每次相关累加结束后向DSP发出中断请求，送出超前

8、、滞后和当前路各自的相关累加值。DSP响应中断，用超前和滞后路的相关值进行伪码相位的鉴别，当前路相关值用于载波的鉴频和鉴相。提取出的伪码、载波误差信号经过适当的滤波器后转换成相应的频率控制字，反馈到FPGA