多家公司硬件笔试题目及答案_1

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1、1、同步电路和异步电路的区别是什么？（仕兰微电子）解答：同步电路是说电路里的时钟相互之间是同步的，同步的含义不只局限于同一个CLOCK，而是容许有多个CLOCK，这些CLOCK的周期有倍数关系并且相互之间的相位关系是固定的就可以，比如，10ns,5ns,2.5ns三个CLOCK的电路是同步电路。我们现在的综合，STA都是针对同步电路的。异步电路是指CLOCK之间没有倍数关系或者相互之间的相位关系不是固定的，比如5ns,3ns两个CLOCK是异步的。异步电路无法作真正意义上的综合及STA，如果在同步电路里夹杂有异步电路，就set_fla

2、se_path。所以异步电路只有靠仿真来检查电路正确与否。异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。     同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而

3、所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。     下面介绍一下建立保持时间的问题。建立时间(ｔｓｕ)是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(ｔｈ)是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。     在同步电路设计中一般采用D触发器，异步电路设计中一般采用L

4、atch。2、什么是同步逻辑和异步逻辑？（汉王笔试）解答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题一致〔补充〕：同步时序逻辑电路的特点各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变

5、化直接引起。3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）解答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4、什么是Setup和Holdup时间？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。（未知）7、解释setup和holdtimeviolation，画图说明，并说明解决办法。（威盛VIA2003.11.

6、06上海笔试试题）解答：Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。建立时间(SetupTime)和保持时间（Holdtim

7、e）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）解答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达

8、该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔