硬件笔试题目汇总

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1、硬件笔试题目汇总　　硬件笔试题目汇总　　硬件笔试题目汇总　　硬件笔试题目汇总　　数字电路　1、同步电路和异步电路的区别（仕兰微电子）　2、什么是同步逻辑和异步逻辑（汉王笔试）　同步逻辑是时钟之间有固定的因果关系异步逻辑是各时钟之间没有固定的因果关系　3、什么是线与逻辑要实现它在硬件特性上有什么具体要求（汉王笔试）　线与逻辑是两个输出信号相连可以实现与的功能在硬件上要用oc门来实现由于不用oc门可能使灌电流过大而烧坏逻辑门同时在输出端口应加一个上拉电阻　4、什么是Setup和Holdup时间（汉王笔试）　5、setup和holdup时间,区别.（南山之桥）　6、解释setuptime

2、和holdtime的定义和在时钟信号延迟时的变化（未知）　7、解释setup和holdtimeviolation画图说明并说明解决办法（威盛VIA　xx.11.06上海笔试试题）　Setup/holdtime　是测试芯片对输入信号和时钟信号之间的时间要求建立时间是指触发器的时钟信号上升沿到来以前数据稳定不变的时间输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片这个T就是建立时间Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器只有在下一个时钟上升沿数据才能被打入触发器保持时间是指触发器的时钟信号上升沿到来以后数据稳定不变的时间如果holdtim

3、e不够数据同样不能被打入触发器　建立时间(SetupTime)和保持时间（Holdtime）建立时间是指在时钟边沿前数据信号需要保持不变的时间保持时间是指时钟跳变边沿后数据信号需要保持不变的时间如果不满足建立和保持时间的话那么DFF将不能正确地采样到数据将会出现　metastability的情况如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量　8、说说对数字逻辑中的竞争和冒险的理解并举例说明竞争和冒险怎样消除（仕兰微电子）　9、什么是竞争与冒险现象怎样判断如何消除（汉王笔试）　在组合逻辑中由于门的输入信号通路中经过了不同的延

4、时导致到达该门的时间不一致叫竞争产生毛刺叫冒险如果布尔式中有相反的信号则可能产生竞争和冒险现象解决方法：一是添加布尔式的消去项二是在芯片外部加电容　10、你知道那些常用逻辑电平TTL与S电平可以直接互连（汉王笔试）　常用逻辑电平：12V5V3.3V；TTL和CMOS不可以直接互连由于TTL是在0.33.6V之间而CMOS则是有在12V的有在5V的CMOS输出接到TTL是可以直接互连TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V　11、如何解决亚稳态（飞利浦－大唐笔试）　亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态当一个触发器进入亚　稳态时既无法预测该单

5、元的输出电平也无法预测何时输出才能稳定在某个正确的电平　上在这个稳定期间触发器输出一些中间级电平或者可能处于振荡状态并且这种无　用的输出电平可以沿信号通道上的各个触发器级联式传播下去　12、IC设计中同步复位与异步复位的区别（南山之桥）　13、MOORE与MEELEY状态机的特征（南山之桥）　14、多时域设计中,如何处理信号跨时域（南山之桥）　15、给了reg的setup,hold时间求中间组合逻辑的delay范围（飞利浦－大唐笔试）　Delayq,还有clock的delay,写出决　定最大时钟的因素同时给出表达式（威盛VIAxx.11.06上海笔试试题）　18、说说静态、动态时序

6、模拟的优缺点（威盛VIAxx.11.06上海笔试试题）　19、一个四级的Mux,其中第二级信号为关键信号如何改善timing（威盛VIA　xx.11.06上海笔试试题）　20、给出一个门级的图又给了各个门的传输延时问关键路径还问给出输入　使得输出依赖于关键路径（未知）　21、逻辑方面数字电路的卡诺图化简时序（同步异步差异）触发器有几种（区别优　点）全加器等等（未知）　22、卡诺图写出逻辑表达使（威盛VIAxx.11.06上海笔试试题）　23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和（威盛）　24、pleaseshowtheCMOSinv

7、erterschmatic,layoutanditscrosssectionwithP　wellprocess.Plotitstransfercurve(VoutVin)Andalsoexplainthe　operationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威　盛笔试题circuitdesignbeijing03.11.09）　25、TodesignaCMOSinvertorwithbalance