串入并出转换器设计

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1、基于FPGA的数字系统设计第一次课程作业题目：串入并出转换器设计2015/3/28要求设计一个串入并出转换器。输入是8bit数据，输出是32bit数据。给出AMSD图和HDL设计描述。提交纸质文档。二、设计思路输入数据为8bit的data,输出为32bit的R0。定义了reg型的宽度为8bit的a、b、c三个屮间变量，以及2bit的reg型变量i。复位信号rst为低电平有效，当rst有效吋：i、R0、a、b、c的值初始化为0。当rst值为1吋：运用case(i)语句，状态为00时data值存于a寄存器中，状态

2、为01时data值存于b寄存器中，状态为10时data值存于c寄存器中，状态为11时输出R0且R0={data[7：0],c,b,a}。其屮在测试文件屮，我将data值从0开始每个一个时钟周期自加1以产生串行输入的data数据。(注：由于data先输入的数据为R0输出数据的低位故R0={data[7：0],c,b,a})三、HDL设计描述moduleinoutchange(clk,rst,data,R0);inputelk;inputrst;inputp:O】data;outputR0;reg[31:0]R0

3、;reg[l：0]i;reg[7:0]a;reg[7:0]b;reg[7:0]c;always@(posedgeelkornegedgerst)begini<=0;R0<=0;a<=0;b<=0;c<=0;endelsebegini<=i+l;case(i)2'b00:a<=data;2'b01:b<=data;2'bl0:c<=data;2'bll:R0<={data[7:0],c,b,a};default:beginR0<=0;i<=0;endendcaseendendmodules1ulrph>uCMl

4、wJ2〜svHAc番S08S9*:?2J■-LTTi4?0£s备**wl，-*-01x%4-'o«cu8MI«GMStssv*,«Z8S9«s.tmM，%，swvsiMruswvF?rM、Bl-:'*3匕

5、3:-一一L2L1JJh.^5.?,.?nfpcQIzati；rTlJKo'.•，“：2T15S1S^-B4Be3i*ctInatrwn^333

6、AVWUT1.lc鳓a«iem^efspponils」U44O6iT:6H■IWaveDataflow仿真分析：当rst=l时,每个时钟周期内data串行输入一个8bit的数据，四个时钟周期后R0并行输出一个32bit的数据。如上图所示，data输入为00010100001011000110000001101，R0输出为00001101000110000010110001010。（注：由于data先输入的数据为R0输出数据的低位）