eda组合逻辑电路实验

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1、实验报告实验一基本组合逻辑实验一、实验目的与要求1、熟悉QuartusII的verilog文本设计流程全过程，学习基本组合逻辑电路的设计、模块化设计、仿真和硬件验证二、实验设备STAR系列实验仪一套、PC机一台三、实验内容左图是实验仪的发光二极管的原理图注意：发光二极管低电平点亮1、编写一个2选1的多路选择器模块;2、编写程序，实现几个基本的门（与、或、非、与非、或非、异或、同或），并实例应用多路选择器实验原理selectl>巳I>A

2、>out>outxorLogic—0

3、>notLogicmux22选1的多路选

4、择器模块五、实验步骤1、编写程序，然后对其编译、综合、仿真，并对仿真波形作出分析说明2、引脚锁定以及硬件下载测试（可重配置区域E4使用模式选择按键选择模式一）区域信号名程序中信号名FPGA管脚EF1C6/EP1C12F3区拨动开关S16A178S17B74S18Select105F3区发光二极管(8⑽DS5AndLogic194DS6OrLogic197DS7NotLogic196DS8NandLogic201DS9NorLogic200DS1OXnorLogic203DS11xorLogic202DS12mux

5、out206六、设计程序LIBRARYIEEE;USEIEEE.STD_L0GIC_1164.ALL;ENTITYmux2ISPORT(A,B,C:INBOOLEAN;Y:OUTBOOLEAN):ENDENTITYmux2;ARCHITECTUREARTOFmux2ISBEGINPROCESS(A,B,C)ISVARIABLEN:BOOLEAN;BEGINIFATHENN:=B;ELSEN:-C;ENDIF;Y<=N;ENDPROCESS;ENDARCHITECTUREART;七、实验扩展及思考利用组合逻辑电路，

6、设计1)一位全加器；2)以一位全加器为基本元件，设计一个8位全加器。一位全加器程序如下：LIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;ENTITYf_addcrISP0RT(ain,bin,cin:INSTD—LOGIC;cout,sum:OUTSTDLOGIC);ENDENTITYf_adder;ARCHITECTUREfdlOFfaderISCOMPONENTPORT(A,B:INSTD—LOGIC;Y:OUTSTD一LOGIC);ENDCOMPONENT;COMPONENTPOR

7、T(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC):ENDCOMPONENT:SIGNALnetl,net2,net3:STD_LOGIC;BEGINUl:h_aderPORTMAP(A>=ain,B>=bin,C0>=net2,S0>=netl):U2:haderPORTMAP(netl,cin,net3,sum):U3:or2aPORTMAP(a=〉net2,b=〉net3,c=〉cout);ENDARCHITECTUREfdl;8位全加器程序如下LIBRARYIEEE;USEIEEE.STD

8、LOGIC1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER8BISPORT(A,B:INSTD—LOGIC;CIN:INSTD_LOGIC;COUT:OUTSTDLOGIC;DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0)):ENDENTITYADDER8B;ARCHITECTUREBHVOFADDER8BISSIGNALDATA:STDLOGICVECTOR(8DOWNTO0):BEGINDATA〈二(‘(T&A)+(‘(T&B)+(“0

9、0000000”&CIN):COUT〈=DATA(8);D0UT〈=DATA(7DOWNTO0);ENDARCHITECTUREBHV;八、实验感想通过实验初步了解了VHDL语言的使用方法和特点，还学会了进行实验仿真，引脚锁定等。对于一个新软件的学习，总是有个熟悉的过程，尽管老师己经在课堂上进行了详细的讲解，在实验课上，我还是出现了各种问题。总的来说，我觉得是对这一软件的界面不是很熟悉。不了解引脚锁定如何操作，还有就是感觉自己的英语水平还有待提高，毕竟是英文版的软件。以后还有很多机会接触到，熟练的掌握是很有必要的

10、。软件仿真之后就是硬件实现，工作量虽然不是太大，但是由于对硬件的不熟悉，还是耽误了很多时间。再者，在硬件实现的过程中，很容易就把高低电平弄混，所以还是要细致耐心。一定要加强对VHDL语言的了解并且熟练掌握。