基于cpld的三相多波形函数发生器设计

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1、基于CPLD的三相多波形函数发生器设计摘要：介绍了基于可编程逻辑器件CPLD和直接数字频率合成技术（DDS）的三相多波形函数发生器的基本原理，并在此基础上给出了基于CPLD的各模块设计方法及其VHDL源程序。１　引言直接数字频率合成ＤｉｒｅｃｔＤｉｇｉｔａｌＳｙｎｔｈｅｓｉｓ，ＤＤＳ是２０世纪６０年代末出现的第三代频率合成技术。该技术从相位概念出发，以Ｎｙｑｕｉｓｔ时域采样定理为基础，在时域中进行频率合成。ＤＤＳ频率转换速度快，频率分辨率高，并在频率转换时可保持相位的连续，因而易于实现多种调制功能。ＤＤＳ是全数字化技术，其幅度、相位、频率均可实现程控，并可通过更

2、换波形数据灵活实现任意波形。此外，ＤＤＳ易于单片集成，体积小，价格低，功耗小，因此ＤＤＳ技术近年来得到了飞速发展，其应用也越来越广泛。基于ＣＰＬＤ和ＤＤＳ技术的函数发生器可以实现信号波形的多样化，而且方便可靠，简单经济，系统易于扩展，同时可大大提高输出信号的带宽。２　系统原理２．１ＣＰＬＤ内部设计ＣＰＬＤ的内部结构框图如图１所示，图中，首先由控制寄存器将外部控制器（如单片机）送入的数据转换为频率和幅度控制字；然后再由分频器根据频率控制字进行分频并将输出作为寻址计数器的时钟；寻址计数器的寻址空间为３６０字节，可对ＲＯＭ中的查找表进行寻址；而通过模３６０加法器可以产生１

3、２０°的相位差。２．２ＣＰＬＤ的外围电路图２所示是ＣＰＬＤ的外围电路连接图。图中，ＣＰＬＤ幅度控制字经Ｄ／Ａ转换输出后，可作为查找表输出ＤＡＣ的参考电压，该参考电压可通过改变幅度控制字来进行改变，从而改变输出信号的幅度。３　ＣＰＬＤ各模块的设计３．１控制寄存器的设计控制寄存器设计主要是将外部控制器输入的数据转换为频率和幅度控制字。其程序代码如下：－－／／／／／／／／／／／／调库／／／／／／／／／／／／－－ｅｎｔｉｔｙｃｏｎｔｒｏｌｌｅｒｉｓｐｏｒｔ（ｃｌｋ:ｉｎｓｔｄ_ｌｏｇｉｃ；ｄａｔａｉｎ:ｉｎｓｔｄ_ｌｏｇｉｃ;ａｄ:ｏｕｔｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(1

4、６ｄｏｗｎｔｏ０);ｆｒｅｑ:ｏｕｔｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ｄｏｗｎｔｏ０));ｅｎｄ;ａｒｃｈｉｔｅｃｔｕｒｅｄａｔａｆｌｏｗｏｆｃｏｎｔｒｏｌｌｅｒｉｓｓｉｇｎａｌｏｕｔ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ｄｏｗｎｔｏ０);ｂｅｇｉｎｓ２ｐ:ｐｒｏｃｅｓｓ(ｃｌｋ,ｄａｔａｉｎ)ｖａｒｉａｂｌｅｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ｄｏｗｎｔｏ０);ｂｅｇｉｎｉｆｃｌｋ＇ｅｖｅｎｔａｎｄｃｌｋ＝‘１’ｔｈｅｎｔｅｍｐ:＝ｔｅｍｐ(１５ｄｏｗｎｔｏ０)＆ｄａｔａｉｎ;ｅｎｄｉｆ;ｏｕｔ１＜＝ｔｅｍｐ;ｅｎｄｐｒｏｃｅｓｓｓ２ｐ;ｍｕ

5、ｘ:ｐｒｏｃｅｓｓ(ｏｕｔ１(１６))ｂｅｇｉｎｉｆｏｕｔ１(１６)＝‘１’ｔｈｅｎａｄ＜＝ｏｕｔ１(１５ｄｏｗｎｔｏ０);－－１号寄存器为幅度控制字ｅｌｓｅｆｒｅｑ＜＝ｏｕｔ１(１５ｄｏｗｎｔｏ０);－－０号寄存器为频率控制字ｅｎｄｉｆ;ｅｎｄｐｒｏｃｅｓｓｍｕｘ;ｅｎｄ;图3３．２分频比可变的分频器模块设计该设计主要是根据频率控制字决定分频倍数，从而输出与频率控制字相对应的频率时钟，此模块的输出可作为寻址计数器的时钟。具体代码如下：