FPGA基础知识问答500问连载 （三）.doc

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1、FPGA基础知识问答500问连载（三）Q28：你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗？　　常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL（Pseudo/PosiTIveEmitterCoupledLogic）、LVDS（LowVoltageDifferenTIalSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GT

2、LP（GunningTransceiverLogicPlus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一种答案是：常用逻辑电平：12V，5V，3.3V。TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。　　cmos的高低电平分别为:Vih>=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,VolQ29：IC设计中同步复位与异步复位的区别？　　同步复

3、位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。Q30：MOORE与MEELEY状态机的特征？　　Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化。Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关。Q31：多时域设计中,如何处理信号跨时域？　　不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟

4、域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步fifo来实现时钟同步；第三种方法就是采用握手信号。Q32：说说静态、动态时序模拟的优缺点？　　静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电

5、路设计的验证中。　　动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；Q33：一个四级的Mux,其中第二级信号为关键信号如何改善TIming.？　　关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（为什么？）Q35：为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?　　和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者

6、上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。