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时间:2018-12-03
《电子科技大学二零零六至二零零七学年第二学期期末考试》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库。
1、学院姓名学号任课老师选课号………密………封………线………以………内………答………题………无………效……电子科技大学二零零六至二零零七学年第二学期期末考试EDA技术课程考试题A卷(120分钟)考试形式:一页纸开卷考试日期200年月日课程成绩构成:平时分,期中分,实验分,期末分一二三四五六七八九十合计评阅签字一、简答题:(30分,每题6分)1.简述FPGA和CPLD的主要区别。答:差异:(1)CPLD:复杂可编程逻辑器件,FPGA:现场可变成门阵列;(2)CPLD:基于乘积项技术的确定型结构,FPGA:基于查找表技术的统计型结构;(3)CPLD:5500~50000门,FPGA:
2、1K~10M门。实际应用中各自的特点:CPLD适用于逻辑密集型中小规模电路,编程数据不丢失,延迟固定,时序稳定;FPGA适用于数据密集型大规模电路,需用专用的ROM进行数据配置,布线灵活,但时序特性不稳定2.简述VHDL实体定义的端口模式有哪些?各自的特点是什么?端口模式中各自的含义与特点为:IN:输入,只读;OUT:输出,只写;BUFFER:带反馈的输出,可读可写;INOUT:双向,可读可写。3.简述VHDL中信号、变量的功能特点及使用方法。信号:代表电路中的某一条硬件连接线,包括输入、输出端口,信号赋值存在延迟。第8页共8页学院姓名学号任课老师选课号………密………封………
3、线………以………内………答………题………无………效……全局量,使用场所:architecture、package、entitiy。变量:代表电路中暂存某些值的载体。变量赋值不存在延迟。1.简述VHDL程序的基本结构及每部分的基本功能?答:VHDL的基本结构由:库(Library)、程序包(Package)、实体(Entity)、结构体(Architecture)和配置(Configuration)几部分组成。每部分的基本功能为:库(Library):用来存储预先完成的程序包和数据集合体的仓库。以供设计者对一些统一的语言标准或数据格式进行调用。程序包(Package):将已定义
4、的常数、数据类型、元件语句、子程序说明等收集起来构成一个集合,。实体(Entity):定义系统的输入输出端口结构体(Architecture):定义系统的内部结构和功能。配置(Configuration):从某个实体的多种结构体描述方式中选择特定的一个作为实体的实现方式。2.数字频率计功能是测量被测信号的频率,测量频率的基本原理是什么?实现的主要逻辑模块有哪些?答:频率计测量频.0率的基本原理是:1秒时间内代测信号的脉冲个数。实现频率计逻辑功能的主要模块有:时间基准产生电路:提供1秒中的准确计数时间信号;第8页共8页学院姓名学号任课老师选课号………密………封………线………以…
5、……内………答………题………无………效……计数脉冲形成电路:将被测信号变换为可计数的窄脉冲,其输出受闸门脉冲的控制。计数显示电路:对被测信号进行计数,显示被测信号的频率一、改正下列程序中的错误,并简要说明每个错误的原因(30分,每小题5分)1.触发器libraryieee;useieee.std_logic_1164.all;entitytestisport(d,clk:instd_logic;q:outstd_logic);endtest;architectureoneoftestisbeginprocess(clk)beginwaituntilclk’eventandcl
6、k=‘1’q<=d;endprocess;endone;说明:when….else是并行语句,不能放在Process内。去掉process(A,B,C,D)和Begin语句2.译码器libraryieee;useieee.std_logic_1164.all;entityex1isport(inp:instd_logic_vector(1downto0);outp:outstd_logic_vector(3downto0));endex1;architecturertlofex1isbegincase(inp)iswhen“00”=>outp<=“0001”;when“01”
7、=>outp<=“0010”;when“10”=>outp<=“0100”;whenothers=>outp<=“1000”;endcase;endrtl;没有process,case必须在process中第8页共8页学院姓名学号任课老师选课号………密………封………线………以………内………答………题………无………效……3.三选一多路选择器libraryieee;useieee.std_logic_1164.all;entityMUX21isport(A,B,C:instd_logic;sel:instd
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