基于NIOS的打字游戏

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1、基于NIOS的打字游戏基于NIOS的打字游戏2008-5-2717基于NIOS的打字游戏目录1、系统设计３1.1项目说明３1.1.1设计简介３1.1.2设计来源３1.2总体设计方案３1.2.1设计思路３2、单元硬件说明４2.1基于ＰＳ２接口的键盘４2.2FPGA系统５3、软件设计６3.1CPU核的设计６3.2NIOSII主程序的设计７4、结论８参考文献９附录1程序清单９17基于NIOS的打字游戏1、系统设计1.1项目说明1.1.1项目简介这是一款基于NIOSII的小游戏，主要由键盘输入，并由1602液晶显示。1.1.2设计来源本作

2、品来源于课外兴趣爱好，希望可以利用强大的NIOSII来做一些东西，几经考虑，想到了利用NIOSII来实现一个打字小游戏。1.2总体设计方案1.2.1设计思路系统的核心是基于NIOSII的ＣＰＵ，外设有ＰＳ２接口的键盘以及液晶模块，ＣＰＵ在液晶上显示游戏内容，从键盘读入数据并判断处理。图1系统框架图17基于NIOS的打字游戏2、单元硬件说明图2系统组成模块2.1基于PS2接口的键盘ps2通讯协议是一种双向同步串行通讯协议。通讯的两端通过Clock(时钟脚)同步，并通过DATA(数据脚)交换数据。任何一方如果想抑制另外一方通讯时，只需

3、要把Clock(时钟脚)拉到低电平。如果是pc机和ps2键盘间的通讯，则pc机必须做主机，也就是说，pc机可以抑制ps/2键盘发送数据，而ps/2键盘则不会抑制pc机发送数据。一般两设备间传输数据的最大时钟频率是33kHz，大多数ps/2设备工作在10~20kHz。推荐值在15kHz左右，也就是说，Clock(时钟脚)高、低电平的持续时间都为40μs。每一数据帧包含11~12个位，具体含义如表1所列。1个起始位总是逻辑零8个数据位低位在前17基于NIOS的打字游戏1个奇偶校验位奇校验1停止位总是逻辑一1个应答位仅用在主机对设备的通

4、信中表1数据帧格式说明ps/2设备的Clock(时钟脚)和DATA(数据脚)　都是集电极开路的，平时都是高电平。当ps/2设备等待发送数据时，它首先检查Clock(时钟脚)以确认其是否为高电平。如果是低电平，则认为是pc机抑制了通讯，此时它必须缓冲需要发送的数据直到重新获得总线的控制权(一般ps/2键盘有16个字节的缓冲区，而ps/2鼠标只有一个缓冲区仅存储最后一个要发送的数据)。如果Clock(时钟脚)为高电平，ps/2设备便开始将数据发送到pc机。一般都是由ps/2设备产生时钟信号。发送时一般都是按照数据帧格式顺序发送。其中数

5、据位在Clock(时钟脚)为高电平时准备好，在Clock(时钟脚)的下降沿被pc机读入。当时钟频率为15kHz时，从Clock(时钟脚)的上升沿到数据位转变时间至少要5μｓ。数据变化到Clock(时钟脚)下降沿的时间至少也有5μｓ，但不能大于25μｓ，这是由ps/2通讯协议的时序规定的。如果时钟频率是其它值，参数的内容应稍作调整。2.2FPGA系统　　出于方便的考虑，我们决定采用EP1C6Q240C8作为我们的主控芯片。具体的开发板我们采用了TREX公司的C1DEVELOPMENTKIT17基于NIOS的打字游戏（见图５)图33、

6、软件设计作为该系统最核心的部分，系统的软件主要分两块，即FPGA中的基于SOPC的CPU核及基于NIOSII的主程序。3.1CPU核的设计17基于NIOS的打字游戏由于该工程对CPU核并没有什么特别的要求，故我们采用经济核，具体外设等见图4。图43.2NIOSII的主程序设计CPU中的主程序主要负责游戏内容的控制及键盘的读入，其系统构架图见图517基于NIOS的打字游戏图54、结论本设计主要分为硬件电路的制作和软件的编写。其中硬件电路主要是键盘，液晶与ＦＰＧＡ开发办的连接。软件部分主要FPGA中的基于SOPC的CPU核及基于NIO

7、SII的主程序本设计的基本功能都已实现，但仍有可扩展的地方，具体是：（1）可尝试使用ＶＧＡ显示游戏。（2）适当添加音乐。17基于NIOS的打字游戏参考文献１.周立功.SOPC嵌入式系统实验教程.北京航空航天大学出版社,200６２.周立功.SOPC嵌入式系统基础教程.北京航空航天大学出版社,200６附录一程序清单Verilog主程序：#include"alt_types.h"#include#include#include"system.h"#include"sys/alt_irq.h"#inc

8、lude"altera_avalon_pio_regs.h"#include"zlg_avalon_ps2keyboard.h"#include"altera_avalon_lcd_16207.h"#include"altera_avalon_lc