使用vhdl进行数字电路设计

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1、使用VHDL进行数字电路设计ASIC技术的发展电路系统设计方法自定向下的设计流程设计描述风格高层次设计方法ASIC技术的发展由于所设计的系统的规模已从几十几百门增加到几万几十万门，使得从前电子工程师所熟悉的画电路图、真值表和卡诺图的设计方法已经远远不能满足数字系统的复杂性要求ASIC技术的发展高层次设计方法──HLD(HighLevelDesign)是从八十年代末以来，最新专用集成电路设计的、最先进的设计方法，它为用户设计更大规模、更高水平、性能优良的数字系统提供了可靠的保证HLD符合目前对电路的两个要求TimetoMarket：对于通信领域来说，快速推出市场需要的系统具有

2、非常重要的价值，HLD使得快速设计较大的芯片成为可能。SOC：目前对数子系统的需求是规模越来越大，HLD非集成电路专业背景的通信厂商设计大规模芯片提供了可能设计技术的发展使得HLD成为可能设计技术的发展使得HLD成为可能采用最原始的版图设计只需要相应的图形编辑工具采用电路图设计就需要相应的布局布线工具采用HDL语言设计电路就需要相应的综合工具支持结论：正是综合技术的提出使得HLD成为可能电路设计方法由底向上的设计（Bottom-up）：从结构层开始，采用结构化单元和由少数行为级模块构成的层次式模型，逐级向上搭建出符合要求的系统。自顶而下的设计（Top-Down）：先对所要设计的

3、系统进行功能描述，然后逐步分块细化，直至结构化最底层的具体实现Top-Down的优越性提高设计生产的效率：自顶向下的设计方法允许设计者从一个高抽象层次上对系统的功能进行定制，而不需要考虑门级的具体实现方法，这充分体现了工艺无关性的基本设计思想。设计者只需要写出设计中所需部件的硬件描述语言代码或者是其它类型的模型，设计工具就会根据编写的高层描述生成门级的实现，这就大大减少了设计者以往必须花费在设计细节上的时间Top-Down的优越性增加了设计的重用性：在大多数的自顶向下设计过程中，对设计的描述都保持在一个通用的工艺水平上，它不是为某一厂家的工艺库而特意定制的，也就是说，设计是与工

4、艺无关的，所以在实现设计时不必使用某一特定厂家的工艺，这样就极大的提高了设计的可重用性，如果需要改变设计所使用的工艺，只需要将设计在相应的工艺库上映设即可。Top-Down的优越性错误的早期发觉：可以带来好处1、减少产品开发周期2、降低开发成本3、增加设计一次成功通过的可能性电路设计应该采用的方法强调进行系统开发的方式：首先进行系统分析，给出Specification，划分模块，明确模块接口，确定模块内部功能，此时应该编写详细的设计说明文档，之后才是编程，调试。目前国内很难达到这个层次，但一般较大的设计都是多个设计者完成，因此模块划分和确定接口信号是非常重要的，可以极大的减少设

5、计的调试时间。模块尽量以寄存器为边界，这样对于联调和最后的系统集成非常方便。建立合理的设计习惯对于今后的工作的效率会有巨大帮助设计技术的发展CAD：SchematicsEDA：HDLVHDL和Verilog是影响最广的两种HDL。VHDL相对于Veirlog而言，它在语法上更严谨一些，虽然这样也使它失去了一些灵活性和多样性，但从文档纪录、综合以及器件和系统级的仿真上讲VHDL是一种更好的选择。VHDL语言在1981年，美国国防部提出了一种新的硬件描述语言，称之为VHSICHardwareDescriptionLanguage，也就是我们现在所说的VHDL，它是美国国防部委托IB

6、M和TexasInstruments联合开发的。1986年，VHDL被建议作为IEEE标准，经过了多次更改后，直到1987年12月，它才被接纳为IEEE1076标准。该标准经过不断完善和更新，目前的标准为IEEE1164，它已被绝大多数IC生产厂家和EDA工具供应商所接受。当前几乎所有的EDA软件，象Synopsys、MentorGraphics、InovaEDA、Cadence等，均支持该标准。VHDL语言的特点VHDL是工业标准的文本格式语言VHDL能同时支持仿真和综合VHDL是一种并发执行的语言VHDL支持结构化设计和TOP-DOWN设计方法VHDL的描述与工艺无关支持多

7、风格的描述方法数字系统描述的Gajski图VHDL描述数字电路的层次采用VHDL语言描述电路时，我们将电路的描述分为行为（Behavioral）和寄存器传输级（RegisterTransferLevel）和门级描述（GateLevel）三个层次。这样的划分是根据寄存器和组合逻辑的确定性而言的行为级：寄存器和组合逻辑都不明确RTL级：寄存器明确，组合逻辑不明确。门级：寄存器和组合逻辑都明确三种描述层次的比较在目前的实际设计工作中，行为描述和门级描述都很少用到。门级描述投入大量精力描述电路的具体