《系统结构资源》ppt课件

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1、第7章LPC2132系统结构资源系统控制模块系统控制模块概述系统控制模块包括一些系统构件和控制寄存器，它们具有众多与芯片内其它外设无关的功能。系统控制模块包括：系统时钟单元、复位、外部中断输入、存储器映射控制、功率控制和唤醒定时器。系统时钟系统时钟概述CPU正常工作需要有合适的时钟信号，包括ARM7内核使用的CCLK时钟，和芯片外设使用的PCLK时钟。通过LPC2000系列微控制器的时钟产生单元产生ARM7内核和芯片外设正常工作所需要的时钟节拍。系统时钟系统时钟概述ARM7核桥外设时钟产生FCCLKFPCLKFOSCCPU时钟结构系统时钟时钟产生单元时钟产生单元

2、包括晶体振荡器、锁相环振荡器（PLL）和VPB分频器。PLL晶体振荡器VPB分频器FCCLKFPCLKFOSC系统时钟晶体振荡器LPC2000微控制器可以使用内部的晶体振荡器产生时钟信号，也可以从外部引入时钟信号。LPC2000LPC2000X1X2X1X2ClockCX1CX2CCXTAL从属模式振荡模式系统时钟晶体振荡器使用从属模式时，时钟信号通过X1引脚从外部输入，输入频率范围：1～50（MHz），其幅度不小于200mVrms。LPC2000X1X2ClockCC从属模式系统时钟晶体振荡器使用振荡模式时，时钟信号由内部晶体振荡器和外部连接的晶体振荡产生，振荡频

3、率范围：1～30（MHz）。LPC2000X1X2CX1CX2XTAL振荡模式系统时钟晶体振荡器注意：如果使用了ISP下载功能或者连接PLL提高频率，则输入的时钟频率范围必须在10～25（MHz）之间。LPC2000LPC2000X1X2X1X2ClockCX1CX2CCXTAL从属模式振荡模式系统时钟锁相环（PLL）由晶体振荡器输出的时钟信号，通过PLL升频，可以获得更高的系统时钟（CCLK）。PLL接受的输入时钟频率范围为10～25MHz，通过一个电流控制振荡器（CCO）倍增到10～60MHz。PLL晶体振荡器VPB分频器FCCLKFPCLKFOSC10MHz～

4、25MHz10MHz～60MHzPLLPLL内部结构相位频率检测CCO102P分频M分频0101FOSCFCCOFCLK晶体振荡器输入时钟对输入的两路时钟信号进行相位频率检测，将两者差值以电流形式输出电流控制振荡器，根据输入电流控制振荡频率对输入时钟分频输入时钟2选1开关PLL内部结构相位频率检测CCO102P分频M分频0101FOSCFCCOFCLKFCCO/2PFCCO/(2P*M)CCO自由振荡，输出频率FCCO根据两个输入时钟的相位偏差，控制CCO。当两个时钟相位同步时，回路锁定。PLL相关寄存器相位频率检测CCO102P分频M分频0101FOSCFCCOF

5、CLKPLL控制寄存器(PLLCON)：位76543210功能－－－－－－PLLCPLLEPLLE：PLL使能，该位为1时将激活PLL并允许其锁定到指定的频率；PLLC：PLL连接，当PLLE为1，并且在PLL锁定后，该位为1，将把PLL作为时钟源连接到CPU，否则直接使用振荡器时钟。PLLCPLLE相位频率检测CCO102P分频M分频0101FOSCFCCOFCLK位76543210功能－－－－－－PLLCPLLE注：其中“－”表示该位保留，用户不要向该位写入1，读取的值将不确定PLLCPLLEPLL相关寄存器PLL控制寄存器(PLLCON)：相位频率检测CCO1

6、02P分频M分频0101FOSCFCCOFCLKPLLCPLLEPLL功能00PLL被关闭，并断开连接。01PLL被激活但是尚未连接。可以在PLOCK置位后连接。10与00组合相同。避免PLL已连接，当还没有使能的情况。11PLL已经使能，并连接到处理器作为系统时钟源。PLLCPLLEPLL相关寄存器PLL控制寄存器(PLLCON)：相位频率检测CCO102P分频M分频0101FOSCFCCOFCLKPLL配置寄存器(PLLCFG)：位76543210功能－PSEL[1:0]MSEL[4:0]MSEL[4:0]：PLL倍频器值，在PLL频率计算中其值为(M-1)；P

7、SEL[1:0]：PLL分频器值，在PLL频率计算中其值为P。PLL相关寄存器相位频率检测CCO102P分频M分频0101FOSCFCCOFCLKPLL状态寄存器(PLLSETA)：位15:11109876:54:0功能－PLOCKPLLCPLLE－PSEL[1:0]MSEL[4:0]MSEL[4:0]、PSEL[1:0]、PLLE、PLLC：读出反映这几个参数的设置值，写入无效；PLOCK：反映PLL的锁定状态。为0时，PLL未锁定；为1时，PLL锁定到指定频率。PLL相关寄存器相位频率检测CCO102P分频M分频0101FOSCFCCOFCLKPLL馈送寄存