《设计应用实例》ppt课件

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1、第6章VHDL设计应用实例6.18位加法器的设计6.3序列检测器的设计6.4正负脉宽数控调制信号发生器的设计6.5数字频率计的设计6.6数字秒表的设计6.18位加法器的设计1．设计思路多位加法器由4位二进制并行加法器级联构成是较好选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图6.1所示。图6.18位加法器电路原理图2．VHDL源程序1)4位二进制并行加法器的源程序ADDER4B.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGI

2、C_UNSIGNED.ALL；ENTITYADDER4BIS--4位二进制并行加法器PORT(C4：INSTD_LOGIC；--低位来的进位A4：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4位加数B4：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4位被加数S4：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；--4位和CO4：OUTSTD_LOGIC)；--进位输出ENDENTITYADDER4B；ARCHITECTUREARTOFADDER4BISSIGNALS5：STD_LOGIC_VE

3、CTOR(4DOWNTO0)；--中间结果SIGNALA5，B5：STD_LOGIC_VECTOR(4DOWNTO0)；--扩展加数以及被加数位BEGINA5<='0'&A4；--将4位加数矢量扩为5位，为进位提供空间B5<='0'&B4；--将4位被加数矢量扩为5位，为进位提供空间S5<=A5+B5+C4；S4<=S5(3DOWNTO0)；--四位和给S4CO4<=S5(4)；--进位给CO4ENDARCHITECTUREART；2)8位二进制加法器的源程序ADDER8B.VHDLIBRARYIEEE；USEIEEE.STE_LOGIC_

4、1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL：ENTITYADDER8BIS--由4位二进制并行加法器级联而成的8位二进制加法器PORT(C8：INSTD_LOGIC；A8：INSTD_LOGIC_VECTOR(7DOWNTO0)；B8：INSTD_LOGIC_VECTOR(7DOWNTO0)；S8：OUTSTD_LOGIC_VECTOR(7DOWNTO0)；CO8：OUTSTD_LOGIC)；ENDENTITYADDER8B；ARCHITECTUREARTOFADDER8BISCOMPONENTADDER

5、4BIS--对要调用的元件ADDER4B的界面端口进行定义PORT(C4：INSTD_LOGIC；A4：INSTD_LOGIC_VECTOR(3DOWNTO0)；B4：INSTD_LOGIC_VECTOR(3DOWNTO0)；S4：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；CO4：OUTSTD_LOGIC)；ENDCOMPONENTADDER4B；SIGNALSC：STD_LOGIC；--4位加法器的进位标志BEGINU1：ADDER4B--例化(安装)一个4位二进制加法器U1PORTMAP(C4=>C8，A4=>A8(3

6、DOWNTO0)，B4=>B8(3DOWNTO0)，S4=>S8(3DOWNTO0)，CO4=>SC)；U2：ADDER4B--例化(安装)一个4位二进制加法器U2PORTMAP(C4=>SC，A4=>A8(7DOWNTO4)，B4=>B8(7DOWNTO4)，S4=>S8(7DOWNTO4)，CO4=>CO8)；ENDARCHITECTUREART；6.3序列检测器的设计1．设计思路序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0

7、。如图6.3所示，当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出“A”，否则仍然输出“B”。图6.38位序列检测器逻辑图2．VHDL源程序LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYCHKISPORT(DIN：INSTD_LOGIC；--串行输入数据位CLK，CLR：INSTD_LOGIC；--工作时钟/复位信号D：INSTD_LOGIC_VECTOR(7DOWNTO0)；--8位待检测预置数AB：OUTSTD_LOGIC_VECTOR(3DOWNTO

8、0))；--检测结果输出ENDENTITYCHK；ARCHITECTUREARTOFCHKISSIGNALQ：INTEGERRANGE0TO8；--作为标志位BEGINPROCE