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时间:2018-11-29
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1、代号10701学号1086190631分类号TN4密级公开UDC编号题(中、英文)目DSP数据缓存的设计与验证DesignandVerificationofDSPDataCache作者姓名王亚强学校指导教师姓名职称蔡觉平教授集成电路工程工程领域企业指导教师姓名职称阮园高工论文类型应用基础技术提交论文日期二〇一三年一月西安电子科技大学学位论文独创性声明秉承学校严谨的学风和优良的科学道德,本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知,除了文中特别加以标注和致谢中所罗列的内容以外,论文中不包含其他人已经发表或撰写过的研究成果;也不包含为获得西安电子科技大学或其
2、它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表示了谢意。申请学位论文与资料若有不实之处,本人承担一切法律责任。本人签名:日期:西安电子科技大学关于论文使用授权的说明本人完全了解西安电子科技大学有关保留和使用学位论文的规定,即:研究生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保留送交论文的复印件,允许查阅和借阅论文;学校可以公布论文的全部或部分内容,可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证,毕业后结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。(保密的论文在解密后遵守此规定
3、)本学位论文属于保密,在年解密后适用本授权书。本人签名:导师签名:日期:日期:摘要摘要随着多媒体移动通信的应用需求越来越大,对嵌入式处理器操作系统支持、协议控制和数据运算能力的要求越来越高。因此,融合MCU与DSP特性的嵌入式DSP成为一个重要研究方向,其数据缓存的设计也具有重要意义。本文根据融合架构的ZW100DSP设计了基于可配置的Cache与便笺存储器(SPR)的数据缓存架构。本文首先对缓存基本原理进行了分析,以性能功耗比为指标评价各种优化Cache的策略,确定数据缓存的基本参数。该数据缓存模块以两路组相联、最近最少使用替换算法(LRU)为基础结构,并使用虚拟地址进行索引,物理地址判
4、断是否命中以及同时对Cache存储体和Tag存储体进行访问的方法来加快访问速度;为了更好的维护存储一致性,加入了Cache管理指令,来满足开发人员对Cache进行控制的需求;针对ZW100数据缓存可配置的特性设计了特殊寄存器模块来实现对不同大小缓存的支持;为了减少缺失代价,数据缓存控制模块中加入了LineBuffer,可及时向DSP返回所访问的关键双字,并且为了加快没有主Cache存在时的访存效率,为该LineBuffer加入了Nano-Cache模式;为了加快上下文切换速度,设计了128位的上下文切换接口,扩展了上下文切换区域(CSA)位于SPR时上下文切换的带宽,并且加入了上下文操作模
5、块来处理CSA不位于SPR时的情况;另外,设计了高速片上总线接口,使该模块方便的与其他模块进行互联;并在数据通路中进行了优化,满足DSP和其他总线Master对SPR的访问需求而不发生冲突;最后使用基于事务的定向验证方法对该模块进行了验证,提高了验证效率,验证结果表明该数据缓存模块完全实现了设计规范中所要求的功能。关键字:数据缓存LineBuffer上下文切换片上总线DSP数据缓存的设计与验证AbstractAbstractWiththegrowingdemandformultimediamobilecommunicationapplications,therequirementforem
6、beddedprocessorsofoperatingsystemsupporting,protocolcontrollinganddatacomputingisalsoincreasing.Therefore,embeddedDSPwithfeaturesofMCUandDSPbecomesanimportantresearcharea,andthedesignofitsdatacacheisalsoofgreatimportance.DatacachebasedonconfigurableScratch-PadRAMandcacheforaunifiedinstructionsetar
7、chitectureZW100DSPisdesignedinthispaper.Firstly,thebasicprinciplesofcacheareanalyzed,andvariousstrategiesto optimizecacheperformanceareevaluatedwithperformanceperwattasmetricsto determinethebasicparametersofthisd
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