《数字钟的设计》word版

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1、设计报告课程名称在系统编程技术任课教师周泽华设计题目数字钟的设计班级级电子（1）班姓名学号日期2013.12.27摘要数字钟是现代计时器，也可用作时间控制的时钟源。数字钟具有走时准，显示直观，款式新颖，附加功能多等优点深受大家喜欢。设计一个可以走时的数字钟。由于数字集成电路的发展和广泛应用，使得数字钟的精度远远超过老式钟表，钟表的数字化给人们生产生活带来了极大方便，而且大大扩展了钟表原来的功能。如自动报时，定时广播等，所有这些都是以钟表数字化为基础的。因此研究数字钟及扩大其应用，有着非常现实的积极意义。实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设

2、计自动化(EDA，Electronics Design Automation)技术，EDA技术的发展和推广应用又极大地推动了电子信息产业的发展。EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为24时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QUARTUSII软件进行电路波形仿真，下载到EDA实验箱进行验证。关键词

3、：数字钟EDAVHDL语言一、题目分析21、功能要求22、总体方框图23、设计原理3二、设计方案31、子模块3三、设计步骤5四、实验总结11五、附录1220一、题目分析1、功能要求（1）具有时、分、秒计数显示功能，以24小时循环计时。（2）时钟计数显示时有LED灯的花样显示。（3）具有调节小时、分钟、秒及清零的功能。（4）具有整点报时功能。2、总体方框图本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示则小时采用24进制，而分钟和秒是采用6进制和1

4、0进制的组合。203、设计原理（1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。（2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。（3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。20（4）蜂鸣器在整点时有报时信号产生，蜂鸣

5、器报警。产生“滴答.滴答”的报警声音。（5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。二、设计方案根据总体方框图及各部分分配的功能可知，本系统可以由四个子模块和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。1、子模块（1）秒计数器（second）模块它是由一个60进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，秒计时器清0；clk为系统时钟信号；setmin是分钟的设置信号；enmin为秒计时器的进位信号，作为下一级的输入信号；d

6、aout是秒计数值。（2）分钟计数器（minute）模块它是由一个60进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，分计时器清0；clk为系统时钟信号；clk1为设置时钟信号；sethour时设置信号；enhour为分计时器的进位信号，作为下一级的输入信号。（3）小时计数器（hour）模块是由一个24进制的计数器构成的，具有清0、置数和计数功能。其中reset为清0信号，当reset为0时，时计时器清0；clk为时计数时钟信号；daout为时计数值。（4）整点报时器（alarm）模块20它的功能是整点时，报时持续1分钟，dain为分

7、计数值；speak为蜂鸣器报警；lamp为花样显示灯。2、数字钟设计的电路原理图三、设计步骤1、打开QUARTUSII9.0，单击“file”菜单，将鼠标移到NewProjectWizard选项单击则显示如下图内容，在其中建立项目名和实体名，项目名和实体必须保持一致，最后点击finish完成。202、在其中点击file→new，选择原理图编辑器，在这里我们建立VHDL文件，点击确定则显示下图情况，可以在里面键入程序，如下图。203、选择目标器件并编译（1）在Assignments选项的下拉菜