一种通用定时器ip核的设计

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1、一种通用定时器IP核的设计

2、第1　一种通用定时器IP核的设计汉泽西，张　欣（西安石油学院，陕西西安710065）［摘　要］　本文讨论了可重用IP核在ASIC设计中的重要性，基于IP核的可重用的设计思想以及实现手段，通过在可重用定时器设计中的应用，证明对于集成电路设计行业而言，可重用设计是有效的。［关键词］　ASIC；IP核；可重用性；定时器1　引　言当前工业水平0．25μm的工艺下的最大集成度为几千万门，而目前的ASIC平均集成度为30－40万门。可见，这一集成度在先进工艺下的突出问题是芯片的设计方法严重的落后于生产工艺水平的发展。另

3、外，从系统角度看：片间延迟成为整个系统速度的瓶颈。从市场角度看：电路版的面积成为产品成本关键因素，产品的生命周期也不允许过长的开发周期。这些都决定了ASIC的方向是系统集成，即：在高复杂度、高可靠性的核的基础上进行系统集成。但是，如果按照以往的设计方法和流程。设计片上系统这样功能复杂的芯片耗时长，而且需要许多不同的设计经验，不能满足上市时间的要求。因此，必须采用新的设计方法，重新定义设计流程。其设计思想是：将系统的体系结构划分为若干个不同的子系统，这些子系统在经过适当的修改后互连构成整个系统。该设计方法依赖于设计的可重用性，即不同源的

4、已有模块的可重用性，它的显著优点是设计师可以利用已有的设计成果，而将精力集中于有独创性的部分［1］。国际上对这一领域的研究集中在系统芯片SOC（SystemOnaChip）设计上。所谓SOC就是在单个芯片上集成整个用户系统，目前的集成度水平完全可以实现SOC，但是，SOC的设计成功需要诸多领域的专业知识，比如：数字信号处理、加密、模拟电路和RF设计等等，没有一个设计中心可以集中这么多领域的专业知识。因此就引入了IP（IntellectualProper－ty）的概念，即：在电子设计中预先开发的用于SOC设计的可重用构件。这样，ASIC

5、设计者进行一个复杂设计的过程很有可能就象以前构造一块PCB一样，可以从市场上采购经过验证的非常优秀的IP功能模块，然后在一个芯片上有效集成。然而，这方面的工作尚处于起步阶段，仍然有许多的问题没有解决，如：IP的建库，系统芯片的设计方法，系统芯片的测试，等等。现在的情况是：ASIC开发不再采用一切“从零开始”的模式，而以已有的工作为基础，充分利用过去ASIC开发中积累的知识和经验，从而将开发的重点集中于应用的特有构成成分，完成具有自主知识产权的ASIC设计。开发中的重复劳动主要集中在前两类构件成分的重复开发。通过设计重用，在ASIC的开

6、发中可以充分利用已有的开发成果，消除重复劳动，避免重新开发可能引入的错误，从而提高ASIC开发的效率和质量。最重要的是IP的使用可以通过设计重用来大大缩短系统芯片的设计周期。设计重用是指重复使用“为了重用目的而设计的构件”的过程。相应的，可重用构件是指为了重用目的而设计的构件。设计重用有三个基本问题：一是必须有可以重用的对象；二是所重用的对象必须是有用的；三是重用者需要知道如何去使用被重用的对象。设计重用包括两个相关的过程：一是可重用构件的开发，二是基于可重用构件的ASIC构造也就是集成和组装。实现设计重用的关键因素如图1—1所示，主

7、要包括：设计构件技术、领域工程、设计构架、构件再工程、开放系统、设计过程、EDA技术等，且各种因素是相互联系、相互影响的。2　可重用定时器的设计2．1　Timer概述及结构定时器是一种比较典型的时序逻辑电路。本次所设计的Timer是一种通过减计数来实现定时功能的可编程定时器。定时器由地址总线来选通模块，并由数据总线来输入输出各模块的值。该定时器可以由控制器通过数据总线对8位、16位寄存器预置初值。定时器中计数功能由8位计数器和16位计数器完成。计数器减到零时，定时器便输出一个中断信号，并且在下一个脉冲到来时从16位寄存器中给16位计数

8、器赋初值。可以由数据总线读取计数器的值。该定时器由于16位计数器和16位寄存器有不同的地址，所以第一次赋值时可对二者赋不同的值，从而灵活调整定时时间。另外，由于该定时器采用地址总线译码，数据总线赋值的方法，所以能很方便重新配置不同的数据总线或寄存器宽度，用于其它电路，具有很好的可重用性。Timer的结构如图2—1所示。