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1、深圳大学实验报告课程名称： 数字系统设计实验项目名称：Verilog秒表设计学院：信息工程学院专业：电子信息工程一、实验目的1、进一步熟悉ISE软件的使用，熟悉FPGA开发流程；2、掌握编写Verilog代码的步骤，学会绘制ASM图；3、学会自顶向下的设计方法，使用不同的模块实现系统的设计。二、实验设备1、装有ISE软件的PC机一台；2、Nexys3开发板一块。三、实验内容与要求设计一个秒表它具有计时功能。此秒表有两个按键（reset，start）按下reset键后，秒表清零。开始默认秒表计时，按下start键后，停止计时,再次按下start
2、键后，又开始计时，如此反复。用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0到59循环。三、实验步骤1、设计系统框图，设计采取自顶向下的设计方案，整个秒表系统的原理图如下所示。主要包括五个模块——按键消抖模块、分频模块、按键功能控制模块、计数模块、数码管驱动显示模块。2、根据系统的原理图，画出各个模块的ASM图。（1）利用D触发器对按键进行消抖处理，其电路图如下。利用下面这个电路即可实现对start键和reset键的消抖。只有连续输入三个周期的高电平时，按键才有效。（2）分频模块的ASM图。此ASM图将100MHz的信号分频
3、为100Hz的信号，用于计数和数码管的扫描。（3）start键与reset键功能控制模块的ASM图。图中rst为复位信号，sta为计时信号。利用状态机实现不同状态之间的转换并输出复位信号与计时信号。默认状态是start_time，即计时状态。（4）计数模块的ASM图。输入100Hz的时钟用于计数，当复位信号有效时，将所有的数全部置0。否则sta信号有效时开始计数。最后输出秒位与十秒位。（5）数码管驱动模块的ASM图。使用100Hz的信号扫描数码管，并将对应的数字以十进制形式显示在数码管上。因为只用到两个数码管，所以前两个数码管置1，即保持不亮
4、，只点亮后两个数码管。3、根据所绘制各个模块的ASM图和系统的原理图，编写Verilog代码。所编写的代码如下。/***********************秒表顶层模块**************************/modulestopwatch(clk,reset,start,led,outdata);inputclk,reset,start;outputled;outputoutdata;wireclk_100,freset,fstart,rst,sta;wire[3:0]data_s,data_g;wire[3:0]led;w
5、ire[6:0]outdata;xiaodoum1(.reset(reset),.start(start),.clk(clk),.freset(freset),.fstart(fstart));fenpinm2(.clk(clk),.clk_100(clk_100));f_startm3(.clk(clk),.reset(reset),.start(start),.freset(freset),.fstart(fstart),.rst(rst),.sta(sta));jishum4(.clk_100(clk_100),.rst(rst),.s
6、ta(sta),.data_s(data_s),.data_g(data_g));qudongm5(.clk_100(clk_100),.data_s(data_s),.data_g(data_g),.outdata(outdata),.led(led));endmodule/***************************************************************//****************分频模块***************************************/modulefenp
7、in(clk,clk_100);inputclk;outputclk_100;regclk_100=0;reg[18:0]temp=0;always@(posedgeclk)beginif(temp==499999)begintemp<=0;clk_100<=~clk_100;endelsebegintemp<=temp+1;endendendmodule/***************************************************************//***************按键消抖**********
8、******************************/modulexiaodou(reset,start,clk,freset,fstart);inputr
