verilog电子秒表设计

《verilog电子秒表设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、华中科技大学《电子线路设计、测试与实验》实验报告实验名称：电子秒表院（系）：光学与电子信息学院专业班级：光材1102姓名：苏铁城学号：U201115229时间：2013.12.5地点：南一楼实验成绩：指导教师：杨明2013年12月3日实验目的：利用层次化方法在实验板设计实现一个能显示00.00秒（百分之一秒）到59.99秒，当计时达到并超过1分钟时，给出LED常亮信号告警，计数结果停留在计数最大值（即99.99秒）上的电子秒表。功能要求：基本功能：6)设计一个能显示00.00秒到59.99秒的电子秒表。7)利用实验板所提供的50MHz信号做为时钟信号。8)计数结果在AN3~AN0

2、中提供的数码管中显示。9)具有继续/暂停按键和复位清零开关。拨码开关SW0为复位开关，当SW0为HIGH时，系统复位，电子秒表显示时间为0秒；当SW0为LOW时，系统开始按继续/暂停按键BTN0控制进行工作；BTN0为继续/暂停按键，当继续/暂停按键BTN0按下时，系统暂停计数，AN1~AN0显示停留在所暂停时刻；当继续/暂停按键BTN0松开时，系统正常计数，显示精度为0.01秒。10)当计时达到并超过1分钟时，LD0闪烁告警，计数结果停留在计数最大值上。²设计步骤与要求：1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。2)在XilinxISE13.1软

3、件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit类型文件。#PlanAheadGeneratedphysicalconstraintsNET"CLK"LOC=B8;NET"CLR"LOC=P11;NET"PAUSE"LOC=G12;NET"WARN"LOC=M5;NET"display[0]"LOC=F12;NET"display[1]"LOC=J12;

4、NET"display[2]"LOC=M13;NET"display[3]"LOC=K14;NET"out_display[0]"LOC=L14;NET"out_display[1]"LOC=H12;NET"out_display[2]"LOC=N14;NET"out_display[3]"LOC=N11;NET"out_display[4]"LOC=P12;NET"out_display[5]"LOC=L13;NET"out_display[6]"LOC=M12;NET"out_display[7]"LOC=N13;NET"CLR"CLOCK_DEDICATED_ROUTE=F

5、ALSE;#PlanAheadGeneratedIOconstraintsNET"CLK"IOSTANDARD=LVCMOS33;NET"CLR"IOSTANDARD=LVCMOS33;NET"PAUSE"IOSTANDARD=LVCMOS33;NET"WARN"IOSTANDARD=LVCMOS33;NET"display[0]"IOSTANDARD=LVCMOS33;NET"display[1]"IOSTANDARD=LVCMOS33;NET"display[2]"IOSTANDARD=LVCMOS33;NET"display[3]"IOSTANDARD=LVCMOS33;N

6、ET"out_display[0]"IOSTANDARD=LVCMOS33;NET"out_display[1]"IOSTANDARD=LVCMOS33;NET"out_display[2]"IOSTANDARD=LVCMOS33;NET"out_display[3]"IOSTANDARD=LVCMOS33;NET"out_display[4]"IOSTANDARD=LVCMOS33;NET"out_display[5]"IOSTANDARD=LVCMOS33;NET"out_display[6]"IOSTANDARD=LVCMOS33;NET"out_display[7]"IO

7、STANDARD=LVCMOS33;NET"CLK"DRIVE=12;5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。附：源程序文件modulecounter(CLK,CLR,PAUSE,WARN,display,out_display);inputCLK,CLR,PAUSE;outputreg[3:0]display;outputWARN;output[7:0]out_display;reg[3:0]AN3,AN2,AN1,AN0;regcn;//