eda课程设计报告书--智力竞赛抢答器

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时间:2018-11-18

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1、EDA课程设计报告书题目:智力竞赛抢答器姓名:张建勋班级:电子11-3班学号:110104020062成绩:8一、设计题目及要求1设计题目:智力竞赛抢答器2要求:(1)五人参赛每人一个按钮,主持人一个按钮,按下就开始;(2)每人一个发光二极管,抢中者灯亮;(3)有人抢答时,喇叭响两秒钟;(4)答题时限为10秒钟,从有人抢答开始,用数码管倒计时间,0、9、8…1、0;倒计时到0的时候,喇叭发出两秒声响。二、设计过程及内容1总体设计方案智力抢答器由5名选手及主持人作为共同输入端,由主持人控制总开关。当主持人打开开

2、关按钮后,处于高电平状态,抢答开始。此时选手进行抢答,抢答后的答题时间为十秒,抢答者抢答时输出高电平有效,最先抢答的人对应的二极管发亮,表示该选手抢中,同时喇叭响两秒,且数码管显示器开始进行十秒倒计时,当计时器再次为0时,喇叭再响2秒钟,抢答及答题过程结束。主持人控制的总开关可复位,当主持人关闭开关时,处于低电平状态,此时发光的二极管熄灭,倒计时归零,抢答器不工作,选手无法抢答,直到主持人再次打开开关时,进行下一轮抢答。经分析,本设计的重点和难点包括3个方面:①.开始抢答时,最先按下开关的选手为抢中者,此时其

3、他选手按开关无效;②.没有抢答者抢答时,没有任何输出变化,当有抢答者抢中时,对应发光二极管发光,喇叭开始响两秒,同时10s倒计时开始,关键在于同步性问题;③.主持人的总开关在任何时刻关闭开关,都可以使整个系统还原到最初没有抢答的状态。设计方案如下:根据要求将整个课题设计分为4个模块,分别为抢答器,分频器,2s发声器,10s倒计时器。总体方案的模块总设计原理图如下图:8原理图介绍说明:抢答器模块中用五个高低电平控制开关(AA-EE)作为五名选手的输入端,并用五个输出端(YA1-YE5)外接发光二极管分别对应于五

4、个输入端;另取一个高低电平控制开关(FF)作为主持人输入端;六个输入端共同控制抢答器模块。脉冲输入信号输入端(CCLLKK)输入频率732HZ的时钟信号,后边经分频器模块产生1HZ的时钟信号,为发声器模块和10s倒计时模块提供时钟脉冲频率,分频器模块受主持人开关和抢答器模块共同控制。10s倒计时器模块受主持人开关和抢答器模块共同控制,七个输出端对应接七段显示译码管。2s发声器模块有两个,其输出端均接喇叭,其中一个受受主持人开关和抢答器模块共同控制,另一个受主持人开关和10s倒计时器模块共同控制。另外两个D触发

5、器,做控制开关。总体设计的仿真波形如下图:8仿真说明:主持人FF开关处于高电平状态时是抢答与答题环节,开始的一段属于测试阶段,EE选手高电平最先抢中,对应的YE5的输出端输出高电平,并驱动对应的发光二极管发光,同时第一个发声器的输出端(YLB1)输出2秒的高电平驱动喇叭发声,表示有抢答者抢答成功,同时10s倒计时计数器开始倒计时,然后主持人FF关闭开关,输出低电平,整个系统还原为抢答前最初状态,可见重点与难点①②③全部完成实现,测试成功。接下来一段属于正常抢答过程,前半段的原理同第一段,后半段显示译码管(YY

6、)依次显示“09876543210”,当第二个“0”出现时,第二个发声器的输出端(YLB2)输出2秒的高电平驱动喇叭发声,表示答题时间到,整体实验成功。主持人FF开关再次处于低电平状态时,不能抢答,回到抢答前的最初状态,当再次输出高电平时,进行下一轮抢答。接下来介绍各模块的工作原理。2模块一:抢答器模块逻辑原理图:原理图说明:A~E输入端代表五个参赛选手,F输入端为置零端,主持人控制,QA~QE输出端接发光二极管。当F置于低电平时,5个DFF触发器都被置零,A~E都无法抢答,当F置于高电平时,抢答开始,强中者

7、对应的发光二极管发光,并通过非门和与门将CP信号封锁,并输入低电平到DFF中,则其他选手再次按键时结果不会改变,实现了一人抢答后,其他人不能再做答,当主持人F清零后,与门处的CP信号打开,主持人F重新置于高电平试则可重新抢答。8仿真波形图:仿真图说明:当主持人F置于低电平时,选手无法抢答;当主持人置于高电平时,选手开始抢答,首先抢答的是E,对应的QE二极管发光,其他人抢答对结果没影响;当主持人F清零后,E的二极管由亮到灭,当主持人F重新置于高电平试抢答重新开始。3模块二:分频模块逻辑原理图:原理图说明:三个7

8、4160十进制计数器组成一个732进制的计数器,当计数到731时三个计数器的LDN同时置零,计数重新从0开始,完成了732分频。输入端FPKG是分频器开关,当FPKG为低电平时,3个74160计数器清零,当FPKG为高电平时,将输进来的732HZ的脉冲分频成1HZ的脉冲,并从输出端1HZ输出,为两秒计时器和十秒倒计时器提供时钟脉冲,FPKG此开关保证了此模块可以与之外的其他模块保持同步性。仿真波形图

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