高速采集系统实验报告

《高速采集系统实验报告》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。

1、电子系统设计实验报告题目：高速数据采集系统作者姓名指导教师专业班级自动化1401学院信息工程学院提交日期2016年01月06日高速数据采集系统姓名专业班级自动化14011.设计题目设计一高速数据采集系统，对输入模拟信号为频率、的正弦信号进行采集。采样频率设定为。通过按键启动一次数据采集，每次连续采集128点数据，单片机读取128点数据后在LCD模块上回放显示信号波形。图11高速数据采集系统原理框图2.系统方案图21高速数据采集系统设计方案由于笔者主要进行FPGA程序设计，所以下面注重介绍FPGA的设计。1.FPGA模块的设计FPGA主要进行两个方

2、面的作用：1)接收单片机对高速ADC的控制信号，并对高速ADC进行采集，存储，转换，发送。2)作为单片机对于LCD、键盘的控制逻辑的设计。1.1FIFO数据缓冲电路的设计图31FIF0数据缓冲电路的顶层原理图其中fifo0为一个128×8位的数据缓冲器，与队列概念相像。TSB为一个三态缓冲器。fifo0写端口的数据线与高速A/D转换器的数据线直接相连，FIFO写时钟和高速AD转换器采用同一时钟信号CLK0(我使用数码管的CLKIN)。fifo0的读端口与单片机并行总线相连。由于FIFO的数据输出端口没有三态输出的功能，为了能与单片机数据总线相连，数

3、据输出端口采用了三态缓冲器。fifo0的仿真结果如3-2所示：图32fifo0仿真结果其中，为了方便仿真，我将128×8的FIFO换成了16×8的FIFO。从仿真结果可以看出，当wrreq为高电平时，开始采集数据。当wrclk上升沿采集数据后，FIFO满了，wrfull置高电平。从FIFO的前两个字节是无效的。当读到第三个字节时，wrfull从高电平到低电平。三态缓冲器TSB仿真结果如图3-3所示：图33TSB仿真结果从仿真结果可以看出，当EN为低电平时，do为高阻态，当EN为高电平，do等于di。1.1LCD与键盘电路设计LCD与键盘顶层原理图

4、如图3-4所示。我根据电路原理图取消了RC振荡电路顶层原理图(没有外层电路)和单片机与LCD的复位连接(其中LCD与单片机复位已经电路连接了)图34LCD与键盘顶层原理图此次的LCD与键盘电路非此次重点，不再过多描述。2.实验感受非常遗憾，在写此次实验报告时，由于时间条件有限，实验并没做出结果。但通过设计了FPGA模块，我基本已经把实验板的电路连接，模块的拼接和软件的使用十分的熟练。我对于单片机的学习一直有着热情。这次最大的收获是解决了一直以来困惑自己的单片机外围模块的使用和理解。将FPGA作为一个单片机的外围芯片对我的单片机的使用方式又一个自己观

5、念的刷新。FPGA有非常灵活的设计方式，能够将一些逻辑通过电路的形式表现出来。