谈纳米级芯片设计的时序收敛

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1、谈纳米级芯片设计的时序收敛

2、第1物理综合——基于布局的逻辑重组——在很多设计中使用而且效果良好，成为主要的模块级的时序收敛技术。但是其也有不少缺点，例如容量受限，由于缺乏可预见的真正的线拓扑结构因而经常产生布线布不通的结果。为了解决这些问题，设计人员采纳硅虚拟原型（siliconvirtualprotyping）技术,非常适用于大规模设计，可以鉴别时序和可布通性的问题，可以使物理综合得到更好的结果。在当今SOC设计领域，硅虚拟原型和物理综合组合使用已成为主流。随着几何大小的缩小，互连线对时序和信号完整性（SI）的影响非常显著。例如采用90

3、nm工艺技术时，来自互连线的延时将占到整个电路延时的70%左右。同时，越来越多的互连线间的耦合电容（cross-couplingcapacitance）占到整个线电容的40%～50%（图1）。所以，适用于纳米级设计的布线工具既要考虑时序的收敛，又要考虑信号完整性的收敛。500)this.style.ouseg(this)">纳米级设计的时序收敛问题在当今的市场上，时序收敛依旧是最主要的问题。2004年，一半以上的SOC设计都是采用130nm或以下的工艺技术。这会对时序收敛带来两大挑战。首先，在130nm及以下工艺，互连线对时序的影响越来越

4、复杂，因而需要全局规划，物理综合和布线必须用与以往不同的方式通力合作才能达到时序目标。第二，设计人员充分利用纳米工艺技术使芯片的规模越来越大，使得传统的物理综合和布线工具难以接受如此大的容量。目前，使用传统的物理综合和布线工具的设计人员也面临着以下压力：·物理综合和布线工具的运行时间（runtime）无法忍受。这是由于要处理更大规模和更复杂的设计造成的。·Real-的工艺技术可以支持超过3千万门的设计，然而第一代的物理综合只能处理1百万到2百万的非层次化的设计。在这样的设计流程中，规模达5千门的芯片设计只能划分为50个左右的单独模块，这使

5、得在顶层上时序、信号完整性、功耗完整性几乎不可能达到收敛（图2）。500)this.style.ouseg(this)">绝大多数的设计人员希望在顶层上只有6、7个模块。为了支持纳米级的SOC设计，物理综合最好可以处理非层次化的8百万到1千万门的模块，可以接受的运行时间通常是一天（最好是一个晚上），而且不影响硅性能。同时，传统的物理综合也有一些有局限的地方。譬如，优化时每次只能优化一条路径，集中于小部分的单元(图3)。这使得这一过程很慢，占机器的内存很大，处理电路规模的容量也就受到限制。500)this.style.ouseg(this)

6、">然而，新一代的物理综合技术可以从全局出发同时优化多条路径（图4）。这样可以有效地解决整个芯片的时序收敛问题，避免只考虑局部的关键时序路径，又引起其他路径的时序问题，同时达到全局的时序收敛。500)this.style.ouseg(this)">新一代的物理综合技术不仅仅进行全局的时序优化，还可以考虑信号完整性、功耗、芯片面积、走线的长度和拥挤程度等问题。布线在纳米级尺寸时，时序收敛需要考虑连线之间的串扰问题（crosstalk）。最有效的解决方案是在设计流程的早期利用真正的连线的物理信息作为基础来考虑这些问题。同样在最终的详细的布线阶

7、段考虑时序收敛的同时，也要考虑预防串扰所带来的功能上的失效和对时序的负面影响。因此，应尽量利用新的布线工具相应的技术避免串扰导致的问题，例如为关键的走线增加屏蔽线隔离、增加走线的间距、加入驱动单元、改变驱动大小等。同时通过增量的金属层参数提取、时序分析、信号完整性的预防和纠正，以及时序优化，提供同时完成时序和信号完整性收敛的解决方案。针对纳米工艺技术，布线工具还需要考虑制造过程中的提高成品率的问题，如双过孔的插入、天线效应的修复等等。如今的芯片设计规模越来越大、工作频率越来越高、复杂程度越来越高，新的布线工具采用基于图形的布线算法，使其成

8、为高速度和高容量的布线器。同时采用超线程布线加速技术，超线程技术集合了多线程布线和分布式并行布线的优势。它不再仅仅通过传统的32/64bit计算机资源来提升600K门到400M门设计的布线性能，同时借助于LSF网络协议或者人力推动网络使其性能提升了10倍。例如，13M门设计访问一个CPU需要24小时，但是如果在一个拥有7对32bit双处理器的Linux网络中，使用超线程技术同时利用这14个CPU，所需时间不到两个小时。另外，比如6M门设计，相对于单一CPU的网络中的7个小时来说，在有着20个CPU的网络中使用超线程技术完成布线只需不到34

9、分钟。这使设计人员能以低成本的计算机技术快速实现硅质量(QoS)。设计收敛布线工作完成以后，我们还需要对真实的线提取参数进行sign-off分析。由于采用纳米工艺技术，参数提取时需要考虑制造时