并行扰码模块的fpga设计

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1、并行扰码模块的FPGA设计

2、第1摘　要：介绍了一种根据串行扰码算法推导出并行扰码算法的方法，并采用FPAG实现了8b并行扰码器。　　关键词：扰码；并行；FPGA；串行1　引　言　　最近几年，光通信越来越广泛的应用于通讯、计算机网络等领域。在光通信系统中，为了保证定时恢复的质量，保持信号稳定性，保证足够的比特定时含量，需要采用扰码来防止长连0或长连1序列的出现［1］。因此，需要对传输数据在发送方向进行加扰，在接收方向进行解扰。如图1所示。　　500)this.style.ouseg(this)">　　目前，最常用的加扰算法是串行

3、算法［2］。但随着传输速率的提高，并行扰码算法越来越表现出了他的速度快的优点，在光通信中也开始广泛应用起来。2　并行扰码算法的推导　　在目前SDH系统中通用的扰码器是串行扰码，本文以8b串行同步扰码器为例推导并行扰码器的算法，该串行扰码序列长度为127，生成多项式为1＋X6＋X7，将串行帧同步扰码器转变成并行的8b或32b的同步扰码器。　　该8b串行同步扰码器的功能框图如图2所示。　　项目的设计过程中需要采用并行的同步扰码器，因此需要将串行的同步扰码器转变成并行的同步扰码器。　　图2中，假定每个触发器的输出分别为：X7，X6，

4、X5，X4，X3，X2，X1，假定X0为最低位触发器的输入，那么每个触发器的关系如下式所示：　500)this.style.ouseg(this)">500)this.style.ouseg(this)">　500)this.style.ouseg(this)">　　对于并行扰码，我们需要知道（N＋8）时刻输出相对于N时刻的关系，在式（4）中令：　500)this.style.ouseg(this)">　500)this.style.ouseg(this)">　　式（6）～式（8）正是并行扰码算法的理论公式。3　采用FPGA实

5、现扰码算法　　光通信中，要传送的语音信号和数据都被封装成STM-N[1]帧传送。本文以STM-1为例。该模块做为通用程序模块，在SDH数据的发送加扰和接收解扰都可以使用。8b并行扰码器的实现框图如图3所示。　　STM-1帧计数模块对整个STM-1帧进行计数，扰码起始判决器根据计数的结果确定扰码的起始位置。8b并行扰码模块根据计数以及起始控制信号进行扰码。　　500)this.style.ouseg(this)">　　采用ACTIVE－HDL对整个设计进行仿真，结果如图4所示。　　500)this.style.ouseg(thi

6、s)">4　结　语　　根据图4仿真的结果可知，这个采用FPGA实现的方案是可行的。该方案已经运用于Gb的光传输设备中。