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1、DDS逻辑优化设计及Verilog实现摘要：木文主要介绍了在DDS系统中，为了捉高芯片运算速度，加大输出带宽，减小芯片规模从而捉卨可靠性和频谱纯度而采用的优化方法及KVorilogHDL实现。关键词：流水线;输入寄存器结构;加法器敁低位修正;压缩存储齐找农概述山于DDS频率合成方法具介低频率转换时间、低失真输出波形、尚分辨率、商频谱纯度、可编程和宽频率输出范网等优良性能，在现代频率介成领域中具打越來越重要的地位。在许多应用领域中，如通倍、导航、雷达和电子对抗等，DDS频率源都是主流的关键部件。DDS的改进构想DDS电路的关键玷利川高速存储器做查找表，通过髙速DAC产生已经以数字形式存入的正弦波
2、，卯川频率控制字K来调制DDS的输岀频率。从算法川'以看出，DDS的工作主频决定它输出的频率：fout=fclk*K/2N（N为相位累加器的位数，K为频率控制字，位宽32位，fc]k是芯片主频），所以提商DDS的主频就可以提商它的输出频率和输出带觉，M吋对于ROM的实现來说，如災用32根地址线來寻址，则需要一个非常人的ROM,耍232那么人。这种ROM从存取吋间、可靠性和制造上来说是不实际的，所以要对算法进行改进。DDS设计优化这一部分对DDS设计进行丫优化，S的是在保持原行优点的基础上，尽量减少硬件复杂性，降低芯八面积和功耗等，提髙芯片速度，核心结构如图1所示。图中相位累加器为32位，如果主
3、频为75MHz，则确定频率分辨率为0.0174Hz。相位幅位转换部分由齐找表逻辑实现。齐找表用字长为13位的ROM实现，存储压缩后的SIN位。本芯片在相位累加器和查找衣之间插入了一个地址转换器，负责进行地址转换。在查找衣和DAC之间插入了一个数据转换器，负责进行数据转换。相位累加器输出的地址码位宽为16位，Data[12:0]为齊找表输出的二进制S1N值，它经过数据转换器和adri[15]反拼接成14位数裾输入DAC，变换成连续的正弦信号V输出。对DDS优化如下：1.引入流水线对累加器进行优化。将32位累加器分成4条流水线，每条流水线完成8位的加法运算，流水线的进位进行级联。运川流水线实现加法
4、器讨以提卨累加器的运算速度3倍之多。为了提岛运兑速度，加法器算法采川的是S前速度最快的预先进位算法。为了避免W预先进位加法器屮进位传输链过长而影响速度，每8位加法器由两个4位的预先进位加法器级联而成。因引入流水线而多加入80个寄存器屮的48个可以通过改进的输入数据寄存器减少，详见阁2。对输入寄存器结构进行优化，以降低硬件义杂度，减小芯片而积，从而进一步提髙运行速度。在设计中增加一个时钟分配器,通过时钟的分配时序，可以节省保存输入频率控制字的级联寄存器。还同时节约芯片的24个I/O口，唯一的缺点是数裾要保持4个时钟周期,会降低系统跳频的跳转频率，2.从图1可知,从相位累加器的32位输出屮提取髙1
5、6位作为ROM的齊找地址,相位累加器的输出截尾可以减少ROM的尺寸到妝來的1/216,把ROM容蛍的单元数从232降到216。损失的低16位相位累加数位对应0.02没的fHj断，在绝大部分应川中都妃可以忽略的,在生成波形的粘确度上已经可以满足要求了。但岀此而产生的截尾误差却会对频谱纯度和输出带宽产生影响。相应的解决办法如阌3所示：将D触发器的输出端连接到相位累加器最低位的c0,相位累加器字长变为32+1位，频率控制字的值相当于2K+1，而截尾误差为2,即频率控制字（夼数）和概尾误差（2的整数次城）之间互质。这样带來的地址上1/2LSB的误差影响，在实际应用中可以忽略。主要优化算法的Verilo
6、g实现VerilogHDL语言专门面向硬件与系统设计。可以在芯片算法、功能模块、层次结构和测试向罱等方诎进行描述。VeriloglIDL简单、灵活，可直接描述硬件单元结构，而且具行很好的可读性。流水线加法器阵列和加法器磁低进位修正实现dffngatel(ci,ci,elk,rst):1ineaddgate2(q
7、7:0l,coO,ci,clkl，elk，datain,k,rst);twolineaddgate3(q[15:8]，coi,coO:clk2,elk，k，rst);tri1ineaddgatc4(q[23:16],co2,netl，net3，col,clk3,elk,k,rst):f
8、oriineaddgate5(q[31:24],co,co2,clk4,elk,k,rst):这是用VcrilogHDL的结构描述方法实现的，对应于用电路图输入逻辑。其中的lineadd,twolineadd,trilineadd,foriineadd是带寄存器的加法器流水线。Dffn是输出为QN的D触发器，K输出端接加法器最低进位，波形折脊及抬商算法波形折叠(地址转换器)always@(adri
