基于fpga和dsp的雷达信号脉冲压缩

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1、基于FPGA和DSP的雷达信号脉冲压缩贾颖焘1，顾赵宇2，傅其详2，王伟2（1.国防科学技术大学电子科学与工程学院电子工程研究所，湖南长沙410073；2.国防科学技术大学电子科学与工程学院复杂电磁环境效应国家重点实验室，湖南长沙410073）摘要：研究基于FPGA和DSP的线性调频信号脉冲压缩的一种实现方法，FPGA负责信号的预处理，主要包括FIR滤波和正交解调，DSP负责脉冲压缩的实现，给出了FPGA各部分的功能框图和DSP的算法流程图，对比了匹配滤波器加窗前后脉冲压缩结果的第一距离旁瓣的变化。结果表明，加窗后匹配滤波器

2、输出的旁瓣距峰值衰减由13dB增加至32dB。.jyqk工艺Spartan?6系列的XC6SLX150T，该芯片具有丰富的内部资源，具有低成本、低功耗的特点。FPGA中对信号的处理主要包括FIR滤波和正交解调两部分，另外，FPGA要完成对A/D采样信号、FIR滤波结果和正交解调结果的存储以及最终和DSP之间的数据交换。2.1数据缓存和数据交换FPGA中的数据缓存需要存储的数据有A/D采样数据、FIR滤波输出和正交解调输出。解调完毕的数据要送入DSP内，FPGA和DSP的数据交换需要由传输控制模块完成。在A/D采样时，利用外部

3、触发信号即可实现对信号的有效存储。触发信号的起始边沿对应于脉冲的起始处，A/D采集信号存储到FPGA的双口RAM1中。双口RAM1存储完毕后，FIR滤波器读取数据完成FIR滤波并将滤波结果存入双口RAM2中，再经正交解调后将解调结果存入双口RAM3中。双口RAM3中的数据存储完毕后，FPGA向DSP发送外部中断，DSP响应中断并开始从FPGA读取数据。DSP与FPGA的数据交换遵循TS201的数据传输协议[3]，FPGA通过传输控制模块接收DSP的读信号（RD）和存储器选择信号（MS），并将DSP发出的地址信号（ADDR）解

4、码为双口RAM3对应的地址（AddrB），最终将数据从FPGA送入DSP。FPGA的数据缓存以及与DSP的数据交换框图如图2所示。2.2FIR滤波线性调频信号的频带限制在15~25MHz以内，A/D得到的采样数据可先通过带通滤波器滤除带外噪声，也可使数据变得平滑。基于FPGA的带通滤波器采用FIR滤波器。FIR滤波器的显著优点是可以做到线性相位，并且总是稳定的。当滤波器系数满足奇对称或偶对称条件时，FIR滤波器就会具有线性相位特性[4]。FIR滤波器的实现框图如图3所示。由于线性相位FIR滤波器的系数是镜像对称的，所以N阶F

5、IR滤波器只需要N2个存储单元。对于32阶的FIR滤波器，只需取前16个系数存入深度为16的系数ROM中即可。在FIR滤波器的对称结构中，每一个乘加单元都是将镜像对称的两个输入数据相加再和相应的滤波器系数相乘。在对输入x(n)取连续32个数据缓冲时可设置镜像对称的两个缓冲器，即两个深度均为16的双口RAM，并且按镜像对称的方式排列，这样两个RAM只需要一个地址指针[5]，指针从15顺次减至0，对应的输入数据相加并和相应的系数相乘最终完成累加就得到了一个输出。利用Matlab的FDATool工具，响应类型选择带通，采样频率为6

6、0MHz，通带起始频率和截止频率分别设为15MHz和25MHz，两个阻带的截止频率分别设为12MHz和28MHz，通带起伏0.5dB，阻带衰减40dB，指定阶数32，可生成32阶FIR滤波器的系数。抽头系数存储在FPGA中的ROM中，由于滤波器抽头系数均为小于1的浮点数，且有符号，所以必须采用一定的编码方式存储[6]。本文采用缩放法，即先将抽头系数放大取整，再以二进制补码方式量化，最后得到结果后按同样的比例缩小。每个抽头系数均放大32768倍，即左移15位，采用16b数据以二进制补码方式编码，将编码完毕的抽头系数存放在FPG

7、A的系数ROM中。FIR滤波器的输出经过正交解调得到基带信号，解调时需要两路本振信号，分别为I路cos(2πf0t)和Q路sin(-2πf0t)，它们分别与线性调频信号相乘，可得到两路基带信号和中心频率为2f0的高频线性调频信号。2.3系统控制系统控制模块完成对FPGA内各部分子模块的全局控制和有效调度，控制方式采用有限状态机方式，状态转移图如图4所示。系统上电后，控制器进入初始化状态，完成对芯片的初始化，并且通过SPI接口对时钟芯片下发时钟配置参数。控制器检测到外部触发信号的起始边沿时，转移状态至采样存储，在此状态下，连续

8、存储所需个数的采样点，存储完毕后，转移状态至FIR滤波，滤波结果存储完毕后转移状态至正交解调，解调结束后控制器向DSP输出外部中断信号并回到空闲状态。控制器接收到DSP读取数据的控制信号后，通过传输控制模块完成数据传输并返回空闲状态。3基于DSP的脉冲压缩脉压处理主要在DSP内实现，本设计