数字电路测试实验系统设计探讨

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1、数字电路测试实验系统设计探讨　　摘要：为了满足数字电路故障诊断的测试需求，根据边界扫描测试标准IEEE1149.1设计了数字电路测试主控系统。系统以FPGA为控制核心，利用计算机的USB总线控制JTAG总线，实现对被测数字电路的测试。该系统能控制四路JTAG总线，且引入了FIFO以提高边界扫描的测试速度。对FIFO、USB总线及JTAG总线的控制等均在一片FPGA中实现，硬件结构简单，体积小。实验证明，用该系统可对支持IEEE1149.1标准的数字电路的状态进行控制和捕获，能方便高效地完成对数字电路

2、的测试。　　关键词：数字电路测试；FPGA；FIFO　　作者简介：葛青（1973-），女，辽宁瓦房店人，成都理工大学核技术与自动化工程学院，讲师。（四川 成都 610059）　　基金项目：本文系成都理工大学2013-2016年高等教育人才培养质量和教学改革项目（项目编号：13JGY25）的阶段研究成果。　　中图分类号：G642.423     文献标识码：A    &#

3、8195;文章编号：1007-0079（2014）14-0166-02　　电子技术的快速发展使测试技术面临很大的挑战。一方面，芯片内部的结构越来越复杂，但是外部可接触的引脚却越来越少，使测试的难度越来越大，甚至芯片测试比芯片本身设计生产所付出的代价都要高；另一方面，表面贴器件以及BGA（ballgrid6array）等器件的使用使电路板的双面均可安装器件，增加了电路板的复杂性，使传统的接触式测试方法已经很难满足对电路板及芯片进行测试的需求，IEEE1149.1边界扫描测试标准为解决数字电路的测试困难

4、提供了一种标准化的方法。[1-5]该技术是由JTAG（联合测试行动组）提出的，因此其接口常被称为JTAG接口，其总线称为JTAG总线。边界扫描技术的核心思想是在芯片管脚和芯片内部逻辑之间增加扫描单元，通过这些扫描单元来对引脚的状态进行控制和观察。仅使用五根JTAG总线（TMS，TCK，TRST*，TDI，TDO）而不必借助针床、示波器等其他设备就可以实现对支持IEEE1149.1标准的数字电路的测试。它以“虚拟探针”代替“物理探针”不仅能测试芯片的输入/输出管脚的状态，而且能够测试断路和短路故障。　

5、　一、系统整体硬件设计　　完整的数字电路测试系统由计算机、测试控制部分和被测电路组成，如图1所示。测试命令及测试数据等由计算机通过USB总线传送给数字电路测试主控系统，该主控系统根据接收到的测试命令控制被测电路进入相应的状态，将测试指令及测试数据传送给被测电路，并控制被测电路将测试结果读回计算机进行故障诊断，从而实现USB协议与JTAG协议的自动转换。　　　　其中数字电路测试主控系统主要由USB接口芯片和FPGA组成，芯片之间的信号连接关系见图2所示。　　二、FPGA设计6　　FPGA内设计了多个功

6、能模块，见图3所示，这些功能模块协调工作实现USB协议与JTAG协议的自动转换。　　1.USB接口控制模块设计　　USB接口控制模块控制FPGA与FT245BM的通信。FT245BM的读写操作时序见图4所示。[6]FT245BM内含两个FIFO数据缓冲区，当RXF#为低时表示可以从FT245BM的FIFO读数据，当RD#变低时数据被送到数据总线上；当RXF#为高时，禁止从FT245BM的FIFO读数据。TXE#为低时，表示FT245BM的FIFO发送缓冲区为空，可以向缓冲区中写数据，TXE#为高时表

7、示当前FIFO发送缓冲区满或者正在存储前一个字节，禁止向缓冲区中写数据。　　根据FT245BM的读写操作时序，设计了USB接口控制模块，图5为从USB总线接收数据的仿真波形。当FT245BM的rxfn为低时，令FT245BM的读控制信号（usb_rdn）有效，当usb_rdn电平由高变低，可读取FT245BM数据总线的数据。若当被测电路处于复位态（00H），表明发送的数据是命令，令命令寄存器写控制信号有效（comfifo_wr=1），将命令存储到命令寄存器。　　　　2.命令、状态寄存器及FIFO　　

8、命令寄存器的功能是接收由计算机通过USB总线传送的命令，JTAG控制模块根据命令来控制TMS及其他模块的操作。6　　FIFO1用于暂存发向被测电路的测试指令和测试数据，FIFO2用于接收测试结果。并/串转换用于将FIFO1中的八位并行数据转换成串行数据，该串行数据作为被测电路的TDI输入；串/并转换模块用于将从被测电路移入的串行测试结果转换成并八位行数据，该并行数据暂存在FIFO2中。　　状态寄存器用于存储FIFO及被测电路的状态，用户通过读该寄存器可了解FIFO和被