实验五数字电路系统实验

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1、实验五数字电路系统实验——设计一个方波信号输出电路一、实验目的1．设计一个方波信号产生电路，并在实验装置上验证所设计的电路；2．建立自顶向下的设计思路。二、实验要求设计一个占空比为20％、周期为1S的方波信号，并用末位数码管进行指示——当方波信号为高电平时，数码管显示2；当方波信号为低电平时，数码管显示8。三、实验方案占空比为20%，周期为1S的方波，可分为0.2S的高电平和0.8S的低电平；可设计一个计数器，当计数值小于999999输出高电平，当计数值大于999999小于4999999输出低电平，大于4999999后清零重新计时

2、。数码管显示模块用组合逻辑电路组成，当分频计数器高电平时输出数码“2”，低电平时输出数码管“8”。四、实验步骤1.建立新的工程2.建立计数分频结构div.vhdlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydivisport(clk:instd_logic;divout:outstd_logic;public:outstd_logic);end;architectureoneofdivissignalcnt:std_logic

3、_vector(9downto0);signalclk_temp:std_logic;constantm:integer:=1000;--1Mdivbeginprocess(clk)variables:std_logic;beginifclk'eventandclk='1'then--上升沿ifcnt=mthenclk_temp<=notclk_temp;cnt<=(others=>'0');elsecnt<=cnt+1;--计数clk_temp<=clk_temp;--反转endif;endif;divout<=clk_temp

4、;s:='1';public<=s;endprocess;end;3.建立数码管显示结构：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityLEDisport(number:instd_logic;ledout:outstd_logic_vector(7downto0));end;architectureu1ofLEDisbeginwithnumberselectledout<="01011011"when'1',--高电平显示“

5、2”"01111111"when'0';--低电平显示“8”end;4.顶层设计中将分频计数实体和数码管显示实体相连接；5.配置引脚，编译下载。五、实验结果下载完成后，可以看到数码管交替显示“2”“8”，周期大约为1S。