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1、EDA课程设计大作业设计题目：函数信号发生器设计学生姓名：高新利学号：201312172011专业班级：通信与信息系统函数信号发生器1．设计背景和设计方案1.1设计背景在电子工程、通信工程、自动控制、遥测控制、测量仪器、仪表和计算机等技术领域，经常需要用到各种各样的信号波形发生器。随着集成电路的迅速发展，用集成电路可很方便地构成各种信号波形发生器。用集成电路实现的信号波形发生器与其它信号波形发生器相比，其波形质量、幅度和频率稳定性等性能指标，都有了很大的提高。函数信号发生器是一种在科研和生产中经常用到的基本波形发生器，随着大规模集成电路的迅速发展，多功能
2、信号发生器已被制作成专用集成电路，例如ICL8038单片函数波形发生器，可以产生精度较高的正弦波、方波、矩形波、锯齿波等多种信号。1.2设计方案及实现函数信号发生器由方波产生模块（square），三角波产生模块（san），正弦波产生模块（sin）和输出波形选择模块（choice）组成。总体设计框图如图所示，图中输出q需要接到外部D/A转换的数据输入端，将数字信号转换为模拟信号，在D/A转换器的输出端即可得到各种不同的函数信号波形。如果输出脉冲波形边沿跳变不理想，可加低通滤波器来加以完善。7将各个模块分开来设计，先设计各个模块的程序，让后将程序生成对应的元
3、件，然后再将这些元件链接到一起组成完整的硬件电路1.3各模块程序及生成模块1.3.1三角波产生模块模块程序如下：modulesanjiao(clk,dout1);inputclk;//信号源时钟output[6:0]dout1;//8位波形数据输出rom11rom11//调用波形数据存储器LPM_ROM文件：drom.v(.address(q1),//6位地址信号.clock(clk),//地址锁存时钟.q(dout1));reg[5:0]q1;regnewclk;reg[4:0]clk_cnt;//时钟分频always@(posedgeclk)begi
4、nnewclk<=clk_cnt[1];clk_cnt<=clk_cnt+1;end//地址计数器q1always@(posedgenewclk)beginq1<=q1+1;endendmodule生成的元件图：71.3.4方波产生模块模块程序如下：modulesqu(clk,dout3);inputclk;//信号源时钟output[6:0]dout3;//8位波形数据输出rom33rom33//调用波形数据存储器LPM_ROM文件：drom.v(.address(q1),//6位地址信号.clock(clk),//地址锁存时钟.q(dout3));r
5、eg[5:0]q1;regnewclk;reg[4:0]clk_cnt;//时钟分频always@(posedgeclk)beginnewclk<=clk_cnt[4];clk_cnt<=clk_cnt+1;end//地址计数器q1always@(posedgenewclk)beginq1<=q1+1;endendmodule生成的元件图：71.3.5正弦波产生模块模块程序如下：modulesin(clk,dout2);inputclk;//信号源时钟output[7:0]dout2;//8位波形数据输出rom22rom22//调用波形数据存储器LPM_
6、ROM文件：drom.v(.address(q1),//6位地址信号.clock(clk),//地址锁存时钟.q(dout2));reg[5:0]q1;regnewclk;reg[4:0]clk_cnt;//时钟分频always@(posedgeclk)beginnewclk<=clk_cnt[4];clk_cnt<=clk_cnt+1;end//地址计数器q1always@(posedgenewclk)beginq1<=q1+1;endendmodule生成的元件图：1.3.6波形选择模块模块程序如下：moduleduoxuan(clk2,rst2,A
7、1,A0,q1,q2,q3,data);7inputclk2;inputrst2;inputA1,A0;input[6:0]q1,q2,q3;output[6:0]data;reg[6:0]data;always@(posedgeclk2ornegedgerst2)beginif(!rst2)data=7'd0;elsebegincase({A1,A0})2'b00:data=q1;2'b01:data=q2;2'b10:data=q3;2'b11:data=0;endcaseendendendmodule生成的元件图：2．方案实施7reset为复位信号
8、，clk为时钟信号，sel波形选择信号输入口。具体的实现效果为当信号reset为
