实验三数据通路基本逻辑组件设

《实验三数据通路基本逻辑组件设》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、实验三数据通路基本逻辑组件设实验目的1.熟悉基本逻辑组件的设计方法，掌握基本组件的工作原理与设计方法。2.进一步熟悉verilog编程及1SE开发环境。实验设备1.装有ISE10.1的PC机一台2.EDK-3SAISE实验箱一台实验内容3.1模块代码：modulePc(elk,rst,ipc,opc);inputelk,rst;input[31:0]ipc;outputreg[31:0]opc;always©(posedgeelk)opc=rst?32,hffffffff:ipc;endmodulemodulePcPlus4(ipc，opc);input[31:

2、0]ipc;output[31:0]opc;assignopc[31:0]=ipc[31:0]+4;endmodule仿真代码：always#10clk=〜clk;always#20rst=~rst;always#30ipc=ipc+l;3.2模块代码moduleNBitMux2tol(A,B,sel,F);parametern=4;input[n-1:0]A,B;inputsel;output[n~l:0]F;assignF=(scl==l)?B:A;endmodule功能仿真测试代码always#10A=A+1;always#20B=B+1;always#3

3、0sel=〜sel;BI>1ISRMil$•••八1，.•••

4、S»<►•121-/zzXX'«d>%R：r>>WMAv«wxecaascooT”.HUTo#»•!••承rOiiM«r>uomoA()«lC8^*a的，•<，•1嚆><4>1■1$*，!•《•«T*ft«i«•!.&<•v«v«t*a«C:MVtMle««rlisw•Slaniletor104oIb«oii«MllinUI«llt«!•»r&Bl*b«dcircuiti篇uiAlis^tiOArroc«*>.iiiH-n3.3模块代码m

5、odulethree(in,out);input[15:0]in;output[15:0]out;reg[31:0]out;always®(in)beginif(in[15]==rbl)out<={{16,bllllllllllllllll},in};elseout<={{16,60000000000000000},in};end功能仿真测试代码always#10in=~in;功能仿真测试吋序图3.4模诀代码moduleAlu(A，B，Ctrl，F，zero);input[31:0]A，B;i叩ut[2:0]Ctrl;outputreg[31:0]F;outpu

6、tregzero;always@*begincasex(Ctrl)3*b000:F=A&B;3^001:F=A

7、B;3*b010:F=A+B;3,bll0:F=A-B;3,blll:F=A

8、(AluOp)2,b00:Ctrl=3tb010;2Wl:Ctrl=3’bllO;2*blx:casex(Func)G’bxxOOOOiCti^bOlO;G'bxxOOlOrCtr^^llO;6'bxxO100:0^=3*5000;6*bxx0101:Ctrl=3’b001;6'bxxl010:Ctrl=3'bl11;default:Ctrl=3’bxxx;endcaseendcaseendmodule功能仿真测试代码always#20A=A+1;always#40B=B+4;always#80Ctrl=Ctrl+l;功能仿真测试吋序图pPiU

9、

10、<«trw««tX«tt□**h»•sx約傳w絆SetI»«(•leii^W*•Cciu*U<1M■山"⑽•.1Cjuimaur*mV>HVteF($1*a<«r>«l雇wwk:.'yi»«r»T»<«r»«SS(I3U⑶OOQOQOQOr豕.⑼cnooomnr3

11、MU«0lrr«nQTU