总线、半导体静态存储器

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1、总线、半导体静态存储器设计报告学号：09009113姓名：黄海汇成绩：学号：09009115姓名：陆伟成绩：东南大学计算机科学与工程学院2011年10月6一、实验名称：总线、半导体静态存储器实验二、实验目的.(1)熟悉挂总线的逻辑器件的特性和总线传送的逻辑实现方法。(2)掌握半导体静态存储器的存取方法。总线与存储器这是两个内容的实验，为了使实验更加紧凑与实用，现将它们列入同一个实验中。这种安排不仅便于向存储器传递控制信息，存储器地址，传送写入或读出的数据以加深对存储部件基本工作原理的理解，而且还有助于熟悉总线的结构和使用。掌握扩充

2、系统的方法，为后续的整机实验打好基础。三、实验原理1、总线及其连接电路总线是计算机中传送信息的公共通路、地址、数据和控制信息可通过它在计算机各部件之间传送。总线的结构往往影响计算机系统的信息传送方式和传送效率，影响计算机的系统结构采用总线结构的计算机系统，其中央处理机(或处理器)、内存储器和外部设备等都仅与总线进行信息交换，使系统结构清晰，连线数目少，外部设备可与内存统一编址，系统更新和扩充十分方便。目前许多计算机(特别是微型计算机)都采用总线结构。通常，用于部件与总线连接的器件有两种：TSL器件：(三套总线电路或输出带三态电路的

3、逻辑器件)和OC器件(集电极开路的门电路)。由于集电极开路门构成总线电路时要考虑到负载能力、阻抗匹配等问题，因而仅适用于小规模的总线场合，故目前已渐渐地为TSL器件所替代。实用的TSL器件有多种，就74系列集成电路而言已有几十种，其中三态电路总线有总线缓冲器/驱动器/接收器、总线发送器等。如74LS240、74LS241和74LS244等都是八总线缓冲器/驱动器/接收器。在本实验中用的是74LS244；74LS242和74LS243是总线收发器。还有不少输出带三态电路的器件，如D触发器、D锁存器等。74LS373是带三态输出的八D

4、锁存器；74LS374是带三态输出的八D触发器。它们是可以直接挂上总线的。建立总线应遵守以下原则：(1)分时性：即挂在总线上的各总线驱动器(发送端)不允许同时向总线发送信息。(2)一致性：即同一总线中所用的挂总线的器件类型更一致。例如，在本实验中均选用三态门(TSL)器件。2HM628128集成电路存储器实验用的静态存储器选用的是128K×8位静态存储器628128（见图2-16）。存储器628128的数据线已在实验装置上连接到了数据总线D0～D7上（同时也连接到下载板的连接插座上），地址总线、读写控制线和片选线等都已连接到下载板

5、的连接插座上。存储器可以与下载板上的可编程器件协同工作，也可以通过所引出插孔与其它电路连接。具体可直接查看实验装置上的标识符。图2-1随机存储器原理图628128是128K×8的随机访问存储器(RAM)，它有17地址线(A0～A16)，8位数据线(I/O0～I/O7)，一个写控制端(WE)，一个读控制端(OE)，和两个片选端(CS1、CS2)。3．总线、半导体静态存储器实验方案我们采用单总线结构，地址或数据信息是通过同一组数据开关经过三态传输门送上总线，发送到相应的计数器、地址寄存器或存储器单元中，怎样来区分送入总线的信息是地址，

6、还是数据，这可通过控制操作时序来实现、计数器具有双向传输特性，即它可以从总线上接受信息，也可发送数据到总线上，(计数器可选用74LS161和74LS244构成可预置计数器，并具有双向传送逻辑功能)；而输出缓冲器及地址寄存器仅是接收总线信息的一个部件。实验电路方案如图2—2所示。图2—2存储器实验电路方案4．部分逻辑芯片介绍(1)八三态门74LS245（图2-3）每片两组装，每组四位，分别由G1、G2控制，G1、G2合并统一控制，构成八位。E为芯片使能控制，DIR为数据传输方向控制。6图2-3双向八三态门74LS245DIR＝“0”

7、，数据由B0～B7流向A0～A7；DIR＝“1”，数据由A0～A7流向B0～B7；E＝“0”，允许数据传输；E＝“1”，不允许数据传输（高阻）；(2)八D触发器74LS573（图2-4）图2－4八D触发器74LS573C＝“1”，八D触发器公共控制端有效；C＝“0”，八D触发器数据保持；OC＝“0”，允许数据传输；OC＝“1”，不允许数据传输（高阻）；(3)因为采用单总线结构所以地址线也应只有八位，所以实际上RAM6281286的存储量为256×8。A16～A8都要接地，不要悬空。四、实验内容1．根据实验方案框图，画出实验电路逻辑

8、图。在本实验中，绝大多数的器件在“数据通路”中已安排好，同学们只要用开关或单脉冲控制其各个控制端即可。只有和外部开关组相连的三态传输门(74LS245)要连线。具体接线是：在20个钮子开关组成电平输出开关组（K1～K20）中选八个连接到74LS24