西工大数字集成电路实验报告数集实验6

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1、练习六加法器的设计一、使用与非门(NAND)、或非门(NOR)、非门(INV)等布尔逻辑器件实现下面的设计。1、仿照卜图的全加器，实现一个N位的减法器。要求仿照图1画出N位减法器的结构。A。BoAjA2B2A3B3图1四位逐位进位加法器的结构2、根据自己构造的N位减法器，写出减法器最差情况下的延迟Tsub(用Tcarry,Tsum来表示)。并进一步尝试用布尔器件的延迟Tnand、Tnor、Tinv来表示Tsub。解：1、真值表:ABCi(低位来的借位信号)c°(向高位的借位信号)s(求和)0000000111010110111010001101Z001100011111

2、由于相同输入端数0相M吋，与非门(NAND)比或非门(NOR)還辑功效耍低,故在此处仅用与非门(NAND)和反相器(INV)实现，逻辑表达式及化简：S=h(1,2,4J)=ABCi+ABCi+ABCS+ABCi=ABCi+C0(/l+B+q)=ABCi•Co•ABC,Co=[（1,2,3,7）=AB+BCi+ACZ=•AC,又S=A㊉㊉C,则有至（人S，C；）=S（Z，豆，C,.）练习六加法器的设计一、使用与非门(NAND)、或非门(NOR)、非门(INV)等布尔逻辑器件实现下面的设计。1、仿照卜图的全加器，实现一个N位的减法器。要求仿照图1画出N位减法器的结构。A。B

3、oAjA2B2A3B3图1四位逐位进位加法器的结构2、根据自己构造的N位减法器，写出减法器最差情况下的延迟Tsub(用Tcarry,Tsum来表示)。并进一步尝试用布尔器件的延迟Tnand、Tnor、Tinv来表示Tsub。解：1、真值表:ABCi(低位来的借位信号)c°(向高位的借位信号)s(求和)0000000111010110111010001101Z001100011111由于相同输入端数0相M吋，与非门(NAND)比或非门(NOR)還辑功效耍低,故在此处仅用与非门(NAND)和反相器(INV)实现，逻辑表达式及化简：S=h(1,2,4J)=ABCi+ABCi+

4、ABCS+ABCi=ABCi+C0(/l+B+q)=ABCi•Co•ABC,Co=[（1,2,3,7）=AB+BCi+ACZ=•AC,又S=A㊉㊉C,则有至（人S，C；）=S（Z，豆，C,.）又C0(A，B,C/)=C0(A,B,C/)结构示意图：!1!位逐位全减器(FullSubtraction)不意2、减法器最差情况卜*的延迟发生在最低宥效位产生的借位一直全程传播到最高立U寸^^=、N—^carr>'+Tsum用布尔器件的延迟1-d'Tinv来表示(此处计算时包括输入信号产生反相信号吋的延迟)Tcarry_Tinv+2

5、故该进位链在最差的情况下总的传播延时：=(N-队卿+乃訓=(N-1)(Thlv+2Tnand)+(7：nv+3Tnand)=NTinv+(2N4-1)Tnand二、利用课本416页介绍的镜像加法器，实现16位的申行进位链路加法器。假设标准反相器(Wpmos=2,Wnmos=l)的本征延迟为Tp0=20ps，Tsum=120ps。(认为/=1，并且所冇的逻辑类型具冇与反相器相同的本征延迟)1、实现一个16位进位加法器，耍求不进行进位链路屮反相器的优化设置（其它延迟优化是耍考虑的），要求加法器在输入最差情况下的延迟小于3ns,试确定全加器中各管子尺、J2、实现~个16位进

6、位加法器，要求优化进位链路中反相器设置，以达到最优的进位链路延迟，要求加法器在输入最差情况不的延迟小于3ns，试确定全加器中务管子尺、I。■■■V■■-Prop叫，toPropo^tDKinV»D石.CwiwatB24transistors提示:假设出关键路径中相关门的尺寸系数。解：1、不进行进位链路屮反相器的优化设置，但考虑其它延迟优化吋。保持优化扇出为2,所得到的晶体管尺、r标在下图中："-Propagate"1••-PropagateKillCnXCoVDD26transistors反相器的逻辑努力为1，扇岀应该为4,以实现最优锥形系数要求的门努力。认为Z=1,并

7、且所有的逻辑类型具有与反和器和同的本征延迟，所以每一级屮0，•到&的延迟:100psp0(l4-^)^20x(l+4+2+8+4x^)所以每一级屮G到&的延迟:f6+3+4+2+6+32tp2=〜()0+)=20x(1+X—)=100/zs’1Y8+41则q到的传播延迟：7：^=rp.+rp2=100+100=200/75所以该进位链在最差的情况下总的传播延吋：，-mum:(16-1)x200+120=3120/zv=3.12似2、因为进位电路尺寸对称，则其每一个输入的逻辑努力为2,这意味着优化尺、J•以达到最小延吋的最优扇出数应当为(4