stratix器件在dvb

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1、Stratix器件在DVBlunouseg(this)">与以往的ＡＰＥＸ系列器件相比，Ｓｔｒａｔｉｘ的一大特点是被称为Ｔｒｉ－Ｍａｔｒｉｘｍｅｍｏｒｙ的ｍｅｍ结构。一个Ｓｔａｔｉｘ器件内部有三种尺寸的ＲＡＭ分别是Ｍ５１２、Ｍ４ｋ和ＭｅｇａＲＡＭ。每个Ｍ５１２块含５１２个比特位，另外有６４个校验比特。从总线宽度上看，可配置成５１２×１２５６×２１２８×４６４×８６４×９３２×１６３２×１８。从类型上讲，可配置ＦＩＦＯ、单端和双端ＲＡＭ。ＥＰ１Ｓ２５含２２４个Ｍ５１２，均匀分布在片内，可用于需要大量小规模存储器的场合，如运行参数存储、ＤＳＰ滤波系数存储、中间结

2、果保存等。ＥＰ１Ｓ２５含１３８个Ｍ４ｋ，每块大小为４６０８个比特（含５１２检验位）。此外，ＥＰ１Ｓ２５还有两个大容量ＭｅｇａＲＡＭ，每块含５７６ｋ个比特（６４ｋ校验位），适用于需要大容量ＲＡＭ的数据转发，视频缓存等应用场合，同时也适合作嵌入式处理器的ＲＡＭ用。Ｓｔｒａｔｉｘ内部集成的这些ＲＡＭ在很大程度上可以替换外部分立ＲＡＭ从而简化了ＰＣＢ版图设计，同时由于内部ＲＡＭ的运行速率很高，因而也增大了系统的带宽。Ｓｔｒａｔｉｘ的另一大特点是内含丰富的时钟源，能提供多样的时钟解决方案。ＥＰＬＳ２５有１６个全局时钟管脚和８个局部时钟管脚，分别对应于内建的１６个全局时钟网络和８个

3、局部时钟网络。局部时钟网络将整个片子划成４个区域，每个区域对应两个局部时钟，可为该区域内的时钟逻辑提供最小的时延。ＥＰＬＳ２５内部还集成了２个增强型锁相环和４个快速型锁相环，其中增强型锁相环是ｓｔｒａｔｉｘ特有的。500)this.style.ouseg(this)">图１是增强型锁相环的结构图。图中的压控振荡器是宽谱的，中心频率可在配置ｓｔｒａｔｉｘ时进行配置。低通滤波器的频带范围可以设定，并可根据需要选择成低通（滤除抖动）或宽带（受调制）。在对时钟的可靠性有较高要求时，可以用时钟切换电路来提供备份时钟，如将时钟１编程为主时钟，时钟２设为备用时钟。时钟切换电路一直监视时

4、钟１，当时钟１消失时，自动切换到时钟２。在这一过程中，锁相环输出频率保持不变，从而可实现时钟的平滑切换。时钟切换也可以由用户电路控制，这一点同时也适用于双时钟（不同频）并存时的切换。图中的除法电路专用计数器在三个联合使用时可提供丰富的控制比。若输入时钟频率为ｆｉｎ则压控振荡器输出频率将为ｆｉｎ·ｍ／ｎ，最终的输出频率为ｆｉｎ·ｍ／ｎ·ｇ。在ｑｕａｔｕｓ２软件中，当设定了输入频率、乘除因子后，软件会自动设置优化的ｍ、ｎ、ｇ值。同时锁相环的输出时钟相位、延迟和占空比也可以设定。锁相环的输出可用于驱动内部的时钟网络，也可通过专用管脚输出。Ｓｔｒａｔｉｘ的ＩＯ也有一定创新。Ｅ

5、ＰＬＳ２５支持的ＩＯ电压类型很广，基本覆盖了现有的各种标准类型从单端的ＬＶＴＴＬ、ＬＶＣＭＯＳ、１．５Ｖ、１．８Ｖ、２．５Ｖ、３．３ＶＰＣＩ到差分的ＬＶＤＳ、ＬＶＰＥＣＬ、ＨＹＰＥＲＴＲＡＮＳＰＯＲＴ和参考电压型的ＳＳＴＬ２、ＳＳＴＬ３及ＡＧＰ１／２。Ｓｔｒａｔｉｘ的ＩＯ分成ＩＯ块。不同的ＩＯ块支持不同的电压类型。Ｓｔｒａｔｉｘ的ＩＯ单元支持ＤＤＲＳＤＲＡＭ和ＦＣＲＡＭ同时支持８、１６、３２位宽的ＤＤＲ总线，其最高支持速率可高达１６７Ｍｂｐｓ。500)this.style.ouseg(this)">Ｓｔｒａｔｉｘ在Ｑｕａｒｔｕｓ２支持下，可支持完全基于模块的设计，它可

6、以单独对一个模块进行先进性优化和时限设定。在将这个模块和其它模块进行更高层次结合时，可保持先前的优化结果，这意味着在设计完成后，对其它模块的修改不影响本模块的资源使用和性能。Ｓｔａｔｉｘ的ＭｕｌｔｉＴｒａｃｋ和ＤｉｒｅｃｔＤｒｉｖｅ是这种功能的基础。ＭｕｌｔｉＴｒａｃｋ指ｓｔｒｔｉｘ内部包含几种固定长度的连线。其中行连线中包括相邻ＬＡＢ和块的直接互连、Ｒ４、Ｒ８、Ｒ２４等，而列连线中则包括ＬＡＢ内部各个ＬＵＴ间的连接链、寄存器间的连接链以及Ｃ４、Ｃ８、Ｃ２４。其中，Ｒｎ／Ｃｎ中的ｎ表示其能连接的行列资源数，比如Ｒ８表示可以连接左右８个ＬＡＢ或块。在Ｑｕａｒｔｕｓ２进行布线

7、时，该设计还可自动将关键路径放到短的连线路径上。因此，其丰富的连线资源提高了设计布通的概率，同时也使得优化更容易进行。Ｓｔｒａｔｉｘ能够提供多种多样配置方式，可支持本地配置和远程更新，它可以任意使用外部微处理器、配置片、下载电缆等方式。由于Ｓｔｒａｔｉｘ的资源多且广，配置数据量很大，为了提高速率，它还支持快速被动并行（ＦＰＰ）方式，并可由ＥＰＣ器件对它进行最高８位宽度的并行配置。在笔者的设计中，采用的是单片ＥＰＣ１６并通过ＦＰＰ方式对Ｓｔｒａｔｉｘ进行配置。同时测试时，则使用ＰＳ方式对Ｓｔｒａｔｉｘ进行配置，并用ＪＴＡＧ方式将