soc时代dsp设计的挑战

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1、SoC时代DSP设计的挑战

2、第1luns的电信载波级回音消除和600个无压缩(G.711)语音信道。使用0.13微米CMOS制程的MSC8102在300MHz时钟下只消耗1.6AC)，使它的并行运算性能加倍，它的信道密度也增加将近100倍。例如：每颗C54x芯片只能支持2或3个信道；而每颗TV3010芯片内建有6个C55x内核可以支持200~300个信道(如图2)，每个C55x内核分享芯片内的多种资源。ADSP2192的性能ADI公司使用共享式内存方法设计ADSP2192双内核DSP，用于多信道语音/传真/数据网络通信。除了支持处理器之间的相互通信和程序流以外，芯片内的共享内存也减少所必须的外

3、部内存容量，系统总成本因此可以降低。ADSP2192是ADSP219x内核的衍生品，利用ADSP219x内核，ADI针对16到20个调制解调器信道设计出8个芯核的DSP单芯片解决方案。Calisto的性能许多国外宽频通信芯片大厂为了加快在VoIP网关和广域网络市场的地位，都陆续并购了具有多内核DSP技术的芯片设计公司，例如Broad公司并购了SiliconSpice，这家公司拥有名为Calisto的多内核RISC/DSP处理器。Broad开发出适合通信网关应用的高密度语音处理。和以前的DSP解决方案比较起来，新一代的语音处理板的功能增强了十倍。以前的DSP板提供240到500个频道，但是Cal

4、isto板可以提供加倍的数量。在这些新型板内，采用Broad所拥有的模块化算法和嵌入式分组化软件。在这套嵌入式软件里面包含有：语音压缩、回音消除、音调侦测和产生、IP分组化、ATM细胞化、延迟均衡等功能。新的通信处理器每秒可以执行27亿指令(BIPS)，如图3所示，在同一颗芯片里面整合了16个166MHzDSP内核和5个RISC处理器。与传统DSP内核不同的是：在此4x4DSP内核里面，每一个内核整合了独特的标量和向量处理功能。此外，它也提供足够的空间可以执行用户设计的软件。3DSP公司的IP芯核同样是以授权IP为主要利润，3DSP公司的可配置DSP芯核采用了模块化设计，整合了专用的SP-5内

5、核和总线控制器。3DSP已经开发出具有8个芯核的VoIPSoC，适合应用在网络公司所使用的VoIP网关中，能处理768个信道，具有128ms回音消除功能，最大耗电量是2.1Hz。NS公司曾想利用3DSP公司的SP-5内核和其它系统级IP开发出适合3G使用的可配置SoC。原预计在2002年初推出此3G基频处理器，但是2003年仍未面市。Agilent公司也和NS一样同时向3DSP购买SP-5内核的IP，想开发出3G用的可配置SoC，不过2003年还未上市。因此设计嵌入式多内核DSP的可配置SoC之技术门槛是很高的。可配置的DSP当设计者将大量的芯核嵌入到单一芯片中，软件任务的分割、系统总线的频宽

6、、效率、外部内存的频宽扮演的角色比DSP内核的性能还要重要。此外，早期的多内核DSP都是由数个积木块组成，虽然对产品功能和程序设计而言，此架构可以提供有限度的弹性选择，但是仍然无法让产品设计者完全满足。为了符合不同客户的需求规格和降低产品开发的成本，必须采用相同的多内核DSPSoC来设计，目前的可配置技术已经应用到多内核DSPSoC上，例如：前面介绍的3DSP的SP-5内核，其它IP授权公司如ARC、Improv、QuickSilver、PACT也纷纷推出可配置型DSP。这种技术趋势势必取代过去设计DSP的方法。DSP编程的复杂度增加对多内核DSP设计程序，并非容易的事。这不像控制单内核DSP

7、，因为两者是不同的装置。当写程序时，不管是并行处理或流水线问题，都必须将每一个芯核视为单一的个体。绝不能将一个依循周期顺序处理的应用程序或执行线程扩展到所有的芯核上。例如：在并行处理下，程序设计者可以决定应用程序代码和外围装置的配置。因为DSP的成本和尺寸大小是由内存与外围决定的，所以使用并行处理方法可以节省成本。另一方面，使用流水线方法可以提高多芯核之间的数据和通信交换效率。这两种方法的最佳选择策略是：采用集中式还是分布式来控制子系统。集中式是以一个芯核管理全部的资源，分布式则是每个芯核都能管理资源。程序设计者必须在性能和成本上做出抉择，以发挥每个DSP内核的功能和投资效益。结语从上文中，我

8、们知道开发高性能的DSPSoC会遇到技术、资金、应用市场、经营策略等多方面的挑战。按照国外厂商过去的经验：他们不是收购或并购其它DSP公司的技术，就是购买他们的IP再来开发符合自己应用需求的SoC，后者类似ASIC的合作开发模式，但是却复杂许多。国外的DSPSoC开发经验是奋斗不懈的精神和不断的投入资金，才能在过去两三年内，使DSPSoC的发展向前迈进了一大步。相信等3G和4G流行之后，DSPSo