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时间:2018-10-29
《一种星载nandflash板级功能快速验证设计》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库。
1、一种星载NANDFLASH板级功能快速验证设计摘要:传统板级硬件功能验证方法使用示波器或逻辑分析仪对引出管脚进行测试,灵活性差,不适用于星载大容量NANDFLASH存储阵列。提出一种通过FPGA控制NANDFLASH复位和读ID操作,并自动遍历所有存储芯片的方法,配合ChipScopePro工具在线仿真,实现星载NANDFLASH板级功能快速验证。实验结果表明,该方法简单有效,并可根据仿真验证结果快速做出板级功能有效性判断。关键词:NANDFLASH;星载存储器;硬件功能验证;ChipScope;并行扩展中图分类号:TN911734;TP3
2、19文献标识码:A文章编号:1004?373X(2016)14?0032?03Designofboard?levelfunctionfastverificationforsatellite?boneNANDFLASHDONGZhenxingl,2,3,ZHUYanl,2,3(1.KeyLaboratoryofElectronicsandInformationTechnologyforSpaceSystems,ChineseAcademyofSciences,Beijing100190,China;2.NationalSpaceScience
3、sCenter,ChineseAcademyofSciences,Beijing100190,China;3.UniversityofChineseAcademyofSciences,Beijing100190,China)Abstract:Thetraditionalboard?levelhardwarefunctionalverificationmethodusestheoscilloscopeorlogicanalyzertotesttheoutletpins,whichhaspoorflexibility,andisunsuitab
4、leforthehigh?capacitysatellite?boneNANDFLASHstoragearray.AmethodtocontroltheNANDFLASHreset,readIDoperationthroughFPGAandtraverseallstoragechipsautomaticallyisproposedinthispaper.IncombinationwiththeChipScopeProtool,theonlinesimulationisusedtofastverifythesatellite?boneNAND
5、FLASHboard?levelfunction.Theexperimentalresultsshowthatthemethodissimpleandeffective,andcanquicklyjudgetheboard?levelfunctioneffectivenessaccordingtothesimulationresults.Keywords:NANDFLASH;satellite?bonememory;hardwarefunctionalverification;ChipScope;parallelextension0引言由于
6、我国国土面积有限,又不可能在境外大量设置地面接收站,所以对接收范围以外的卫星数据只能存储在星载存储器内,在卫星入境时下行回放[1?2]。在工程应用中,星载大容量存储器一般研制流程为:(1)根据航天型号任务及技术要求确定星载大容量存储器方案和技术指标;(2)存储器件选型,设计硬件存储板;(3)存储器FPGA存储控制功能设计;(4)器件电装,板级硬件功能验证;(5)FPGA存储控制功能上板验证调试[3]。如何对大容量存储器进行NANDFLASH板级硬件功能验证是存储板电装完成后面临的首要问题,高效快速的板级功能验证可有效减少存储器研制周期,为后
7、续FPGA存储控制功能调试提供硬件可靠性保障。常用的板级硬件功能验证方法有基于FPGA的传统管脚引出观察和片内逻辑分析仪ChipScopePro两种[3]。传统的信号分析手段需要在设计时保留一定的FPGA管脚作为测试管脚,再用示波器或者逻辑分析仪进行波形观察分析[4],灵活性差,特别是基于NANDFLASH芯片的大容量存储器,芯片间互联信号多,控制复杂,使得传统验证方法更加繁琐复杂[5];片内逻辑分析仪能够通过JTAG实时地读出FPGA内部所有的信号,而只需要少量的BlockRAM和逻辑资源,逻辑分析灵活方便,大大降低了板级功能验证的时间和
8、资源成本,成为大容量存储器板级功能验证的首选方法。由于大容量存储器FLASH叠装芯片多,若对每个叠装芯片单独进行测试验证,需频繁更改FPGA代码、重新综合及布局布线,效率低下,因
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