eda课程设计作业new

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1、理学院SchoolofScience《电子设计自动化》课程考试程序设计学生姓名：学号：所在专业：电子信息科学与技术所在班级：任课教师：-4-题目1.用VHDL语言设计8线-3线优先编码器。2.用有限状态机设计可控4进制计数器，要求有外来输入控制端，有清零端。3.用原理图的方法将74161设计成十进制计数器，并给出仿真结果。4.简述FPGA与CPLD的区别。解答1.用VHDL语言设计8线-3线优先编码器。编程如下(两种方法)：①用IF-THEN-ELSIF语句LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYyouxianISPORT(

2、INPUT:INSTD_LOGIC_VECTOR(7DOWNTO0);OUTPUT:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDENTITY;ARCHITECTUREartOFyouxianISBEGINPROCESS(INPUT)BEGINIFINPUT(7)=1'THENOUTPUT<="111";ELSIFINPUT(6)='1'THENOUTPUT<="110";ELSIFINPUT(5)='1'THENOUTPUT<="101";ELSIFINPUT(4)='1'THENOUTPUT<="100";ELSIFINPUT(3)='1'THEN

3、OUTPUT<="011";ELSIFINPUT(2)='1'THENOUTPUT<="010";ELSIFINPUT(1)='1'THENOUTPUT<="001";ELSIFINPUT(0)='1'THENOUTPUT<="000";ENDIF;-4-ENDPROCESS;ENDart;①用CASE语句LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYyouxianISPORT(INPUT:INSTD_LOGIC_VECTOR(7DOWNTO0);OUTPUT:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDE

4、NTITY;ARCHITECTUREartOFyouxianISBEGINPROCESS(INPUT)BEGINCASEINPUTISWHEN"10000000"=>OUTPUT<="111";WHEN"01000000"=>OUTPUT<="110";WHEN"00100000"=>OUTPUT<="101";WHEN"00010000"=>OUTPUT<="100";WHEN"00001000"=>OUTPUT<="011";WHEN"00000100"=>OUTPUT<="010";WHEN"00000010"=>OUTPUT<="001";WHEN"00000001

5、"=>OUTPUT<="000";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDart;1.用有限状态机设计可控4进制计数器，要求有外来输入控制端，有清零端。编程如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSTATEMACHINE4ISPORT(CLK,RESET:INSTD_LOGIC;DATAIN:INSTD_LOGIC_VECTOR(2DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDSTATEMACHINE4;ARCHITECTUREbehvO

6、FSTATEMACHINE4ISTYPESTATESIS(ST0,ST1,ST2,ST3,ST4,ST5);SIGNALSTX:STATES;BEGINPROCESS(CLK,RESET)BEGIN-4-IFRESET='1'THENSTX<=ST0;Q<="0000";ELSIFCLK'EVENTANDCLK='1'THENCASESTXISWHENST0=>IFDATAIN="000"THENSTX<=ST1;ENDIF;Q<="0001";WHENST1=>IFDATAIN="001"THENSTX<=ST2;ENDIF;Q<="0010";WHENST2=>IFDA

7、TAIN="010"THENSTX<=ST3;ENDIF;Q<="0011";WHENST3=>IFDATAIN="011"THENSTX<=ST4;ENDIF;Q<="0000";WHENOTHERS=>STX<=ST0;ENDCASE;ENDIF;ENDPROCESS;ENDbehv;3.用原理图的方法将74161设计成十进制计数器，并给出仿真结果。原理图如下：仿真结果为：-4-4.简述FPGA与CPLD的区别。FPGA基于SRAM的架构，集成度高，以LE（包括查找表、触发器及其他）为基本单元，有内嵌Memor