基于veriloghdl多功能代码转换电路的设计

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1、project2—基于VerilogHDL多功能代码转换电路的设计一.代码modulecycy(in,out,ERR,a);input[4:l]in,a;output[4:l]out;outputERR;reg[4:l]out,outl,out2,out3;regERR;always@(*)begincase(in)4,b0000:{ERR,outl,out2,out3}=13,b0001100000000;4,b0001:{ERR,outl/out2,out3}=13,b0010000010001;4,b0010:{ERR,outl

2、zout2,out3}=13,b0010100100011;4'b0011:{ERR,outl,out2,0^3)=13^0011000110010;4,b0100:{ERR/outl,out2,out3}=13,b0011101000110;4,b0101:{ERR,outl,out2,out3}=13'b0100010110111;4,b0110:{ERR,outl/out2/out3}=13'b0100111000101;4,b0111:{ERR,outl,out2,out3}=13,b0101011010100;4,bl000

3、:{ERR,outl,out2,out3}=13'b0101111101100;4,bl001:{ERR/outl,out2,out3}=13,b0110011111000;default:{ERR,outl,out2,out3}=13'bl000000000000;endcasecase(a)fbOOOCkoutcoutl;4七0001:0的=01^2;4'b0010:out=out3;default:out=0;endcaseendendmodule二.仿真1000m”叫Porter1099mbtetvd4901nt$IMEndV

4、ale•“>”10.9m209hl»9MiOM609M<09BIWOMS»9Bt909Miici.tooc事10:0BOOH)IootoB1OOodXoooiXooidXoou；otodx0101xouoxoutx1000x10010000OOHx6100x0101xOlid；'0111x1000Y1(01X1010Xionx1100itw9M200aix9M409MS509ftsTO0as80?-909Ml1000ntI1000•，B10D0000Y0001XZ0010XOOHX0100X0101jlZOIKX0111厂1000Y1

5、001BCOG0001BOOCD0000飞0001xz0010xoouX0100XtonzxuocXnox1110X1111>1)»tto.fM20fM»1as09mso9bieofmw9mao9m90fmtooc10000000X0001x0010(oouX0100X0101XohoX0111X1000xioi0010•j；0000X0001Xoou:ooioXouoXoinX0101X0100XnooXioxC>25curDecoderlC€OX€ft三.查看RTL综合结果并生成逻辑符号，□AiAjmqMJXDecoderOcco

6、oxrDecoder2CfOCCfRMjxl^eOr4OUI3-0OUI3-12

7、w»deOr7^eOr6，3*WO»1-3*hMO^curMjx2■stqaqOATA

8、1ijC)Mjx3■son*O^TAI^jC,curOJTWideOrO>ou<4..1]>errU!功能表输入一个四位8421码和二位控制信号。当a为0000吋输山对应的余三码；当a为0001时输出对应的2421码；当a力0010时输出对应的格雷BCD码；当出现伪码时，ERR=1.五.基于逻辑门设计方法和基于HDL设计方法的比较基于逻辑门设计更能直观地操作原理图，适

9、合已知真值表或逻辑函数时使用；基于HDL设计方法不仅适合已知真值表或逻辑函数吋，更能在知道原件功能吋直接设计，不需要再列出真值表化简等过程，更加简单快捷。六.小结本次大作业让我对于之前的软件使用方法进行了巩固，并学会了更多的运用。一开始我不太清楚怎么做，经过看视频和请教同学终于完成了。以后要多练习多思考。