eda课程设计_歌曲

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1、课程设计课程设计名称：EDA课程设计专业班级学生姓名：学号：指导教师：课程设计时间：电子信息科学与技术专业课程设计任务书学生姓名专业班级学号题目《友谊地久天长》乐曲自动播放器课题性质工程设计课题来源自拟课题指导教师同组姓名主要内容用FPGA设计实现乐曲《友谊地久天长》的自动演奏电路。任务要求（1）根据设计题目要求编写相应程序代码（2）对编写的VHDL程序代码进行编译和仿真（3）利用实验箱完成硬件验证（4）总结设计内容，完成课程设计说明书参考文献[1]曹昕燕.<>.北京：清华大学出版社，2004年[2]焦素敏.<>.北京：清

2、华大学出版社,2005年[3]焦素敏.<>.河南工业大学，2008年[4]黄智伟.<>.电子工业出版社，2005年[5]刘昌华.<<数字逻辑EDA设计与实践>>.国防工业出版社，2005年审查意见指导教师签字：教研室主任签字：年月日说明：本表由指导教师填写，由教研室主任审核后下达给选题学生，装订在设计（论文）首页1设计任务及要求本系统是利用硬件描述语言VHDL的设计思想设计的一个乐曲演奏电路，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿

3、真、并进行硬件验证。(1)音高与频率的对应关系下表:1234567低音131147165175196221248中音262294330350393441496高音525589661700786882990(2)《友谊地久天长》乐谱2设计原理及总体框图该实验由三个模块组成，FENPIN模块将12HZ的时钟信号分为4HZ，为paia模块提供时钟，paia模块控制每个音的长短，fana模块产生不同的音高，从而达到播放音乐的目的。3程序设计该设计共分为三个模块：（1）FENPIN模块该模块输入12MHz的时钟，输出4MHz的时钟，实现给paia模块提供时钟。程序如下LIBRA

4、RYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFENPINISPORT(CLKIN:INSTD_LOGIC;CLKOUT:OUTSTD_LOGIC);ENDENTITYFENPIN;ARCHITECTUREARTOFFENPINISSIGNALQ:INTEGERRANGE0TO2;SIGNALCLK:STD_LOGIC;BEGINPROCESS(CLKin)ISBEGINIF(CLKin'EVENTANDCLKin='1')THENif(Q=2)thenQ<=Q+1;CLK

5、<=NOTCLK;ELSEQ<=Q+1;ENDIF;ENDIF;ENDPROCESS;CLKOUT<=CLK;ENDARCHITECTUREART;（2）模块PAIA控制每一个音的长短，送初值给FANA模块，从而控制音高。音符的持续时间必须根据乐曲的速度以及每个音符的节拍数决定，因此此模块的功能也就是为FANA提供决定所发音的分频预置值，而此数在FANA输入口停留时间即为此音节节拍值。libraryieee;useieee.std_logic_1164.all;entitypaiaisport(clk:instd_logic;q:outintegerrange0to1

6、0204);endpaia;architecturepai_arcofpaiaisbeginprocess(clk)variablecnt1:integerrange0to1500000;variablecnt2:integerrange0to8;variablen:integerrange0to45;beginifclk'eventandclk='1'thenifcnt1<1500000thencnt1:=cnt1+1;elsecnt1:=0;caseniswhen0=>q<=10204;ifcnt2<1thencnt2:=cnt2+1;elsecnt2:=0;n:

7、=1;endif;when1=>q<=7634;ifcnt2<6thencnt2:=cnt2+1;elsecnt2:=0;n:=2;endif;when2=>q<=6061;ifcnt2<1thencnt2:=cnt2+1;elsecnt2:=0;n:=3;endif;when3=>q<=6803;ifcnt2<3thencnt2:=cnt2+1;elsecnt2:=0;n:=4;endif;when4=>q<=7634;n:=5;when5=>q<=6803;ifcnt2<1thencnt2:=cnt2+1;elsecnt2:=0;n:=6;end