基于verilog语言设计的数码管电子钟

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1、湖北民族学院E嘯及其嵌入式系统设计课程设计指导教师：袁海林专业：电气工程及其自动化姓名：矫龙飞学号：0306504目录2二、实验要求及目的2三、实验原理3四、运行环境3五、运行过程3六＞试验结果8乜各模块i原程序8八、'L、得体t16参考文献16于MAX+PLUSI1敖学钟的类现—序言电了•设计C］动化(EDAElectronicDesignAutomation)技术是一种以计算机作为工作平台，以EDA软件工具为7T•发环境，以硬件描述语言和原理阁描述为设计入口，以可编程逻辑器为实验载体，以ASIC、SOC和SOPC嵌入式系统为设计□标，以数字

2、系统系统设计为应用方向的电子产品自动化设计技术。它是融入了电子技术、计算机技术、信息处理技术、智能化技术等最新成果而开发的高新技术，是现代电子系统设计、制造不可缺少的技术。EDA技术涉及而广，包括描述语言、软件、硬件等方而知识。它的电子仿真软件的仿真功能强大，具冇完备的文件庳，具有选用元器件创建电路、仿真模拟运行电路的功能，并且在输入信号的加入、输出信号的显示上能完全模拟实际和调制过程屮的各种波型和操作过程。因此，EDA可作为辅助实验教育和实验训练的手段之一，以弥补在经费和实验仪器、元器件缺乏情况卜*的不足，并可节约材料消耗和减少仪器故障，通过

3、仿真可熟悉常用电子仪器的使用方法和测量方法，并锻炼学生电路设计和调试能力，提高学生的分析与解决问题、故障排除的能力，进一步挖掘学生的开发和创新能力。VerilogHDL是-•种优秀的硬件描述语言，尤其在ACTC设计领域更是占主导地位。VerilogHDL与C语言宥许多相似之处，并继承和借鉴了C语言的多种操作符和语法结构，冇C语言基础的人很快就能够学习并使用该语言。目前W外教学将VerilogHDL作为主要的硬件描述语言，在国内，该语言的使用人数也逐"自上而下的电子系统设计是一种传统的设计思路。这种设计思想更符合人们的逻辑思维习惯，也各易是设计者

4、对复杂的系统进行合理的划分以及不断的优化。现代EDA数字控制系统设计充分利用了自上而下的设计思想，并且许多软件都支持高层的设计和仿真。—、实验要求及目的：本设计的数字钟，耍求显示格式为小时一分钟一秒钟，分别在8个七段LED数码管上以动态分时扫描的方式显示。系统有W个时钟基准，CLK1为4HZ,分频后用来作为计吋基准吋钟。CLK2为10KHZ,用来作为扫描基准吋钟，分频后作为百分秒计吋吋钟。附加功能：有调时模式，增加秒表功能。小时实验目的：数字钟的显示格式如阁所示：分钟1.初步了解可编程逻辑器件的基本原理2.初步掌握Altera公句的可编程逻辑器

5、件7T•发软件MAX+PLUSn的使用方法3.掌握可编程逻辑器件的编程/配置方法4.学会使用EDA实验系统5.熟悉使用VerilogHDL语言三、实验原理：本系统采用的是Altera公司的FPGA器件FlexlOKEPF10K10LC84-4,FLEX（灵活逻辑申元矩阵）系列是Altera应用非常广泛的产品，这些器件具有比较高的集成度及丰富的寄存器资源，采用了快速，可预测延时的连续式布线结构，是一种将CPLD和FPGA的优点结合于一体的器件；硬件描述语言VerilogHDL。由设计的芯片输出稳定的高频脉冲信号作为时间基准，经芯片的CLK分频输出

6、标准的秒脉冲，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小吋计数器按“24翻1”规律计数，计数器经译码送到数码管屮，基于芯片动态分吋扫描的方式显示数字吋间，动态显示所显示的若干位数是逐位轮流显示的，周而复始不断循环，只耍轮流的速度足够快（每秒轮流50次以上），由于人眼“视觉暂留”的特性，感觉不到显示器的闪动，所看到的是连续显示一组数字，采用静态敁示一个LED数码管数字，例如数码管的abcdef笔段亮时，敁示数字“0”，be亮时显小*“1”，abdeg亮吋显小•“2”等等。本设计芯片的输入端为：CLK1,CLK2,KEY1,M

7、ADD，MDEC，HADD输出端为:ZX[6…0]、ZW[7…0]。ZX[6“*0]实现数码管的显示，ZW[7…0]实现八个数码管的显示。MUX+PLUSII集成开发环境。五、运行过程：1、程序思想：利用自顶而下的设计思想，将整个数字钟进行模块划分为：数码管扫描显示模块、数码管译码模块、吋钟走时模块、时间调整模块、秒表走吋模块以及综合时的附加模块等。2、主要模块仿真效果：时钟走时模块Name:•Value:L125s2.5s13.75s15.0s6.25s117.5s18.75s1100s11.：111*-rst01i^-clk4I0IJWin

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